Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "LUT" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Analiza porównawcza narzędzi dedykowanych zarządzaniu projektami
    A comparative analysis of tools dedicated to project management
    Autorzy:
    Pawłowski, Piotr
    Plechawska-Wójcik, Małgorzata
    Powiązania:
    https://bibliotekanauki.pl/articles/24083389.pdf
    Data publikacji:
    2022
    Wydawca:
    Politechnika Lubelska. Instytut Informatyki
    Tematy:
    zarządzanie projektami
    analiza użyteczności interfejsu
    wędrówka poznawcza
    lista LUT
    project management
    interface usability analysis
    cognitive walkthrough
    LUT’s list
    Opis:
    Niniejszy artykuł poddaje analizie porównawczej wybrane narzędzia dedykowane zarządzaniu projektami tj.: Asana,Trello, Wrike, Monday.com oraz Bitrix24. Celem pracy jest uzyskanie odpowiedzi na pytanie badawcze: które narzędzie do zarządzania projektami jest najbardziej odpowiednie dla członków zespołów programistycznych zarządzanych z wykorzystaniem klasycznych i lekkich metodyk zarządzania. W pracy dokonano przeglądu popularnych metod służących analizie jakości interfejsów. Eksperyment badawczy wykonano z wykorzystaniem ankiety przeprowadzonej w gronie użytkowników korzystających z narzędzi wspomagających zarządzanie projektami oraz wędrówki poznawczej – metody służącej do oceny użyteczności interfejsów aplikacji i serwisów internetowych.
    This article presents a comparative analysis of selected tools dedicated to project management: Asana, Trello, Wrike, Monday.com and Bitrix24. The aim of the work is to answer the research question: which project management tool is the most appropriate for members of development teams using classic and agile methodologies. Popular methods for analyzing the quality of interfaces have been reviewed. The research was carried out using the survey method conducted among users using project management tools and cognitive walkthrough - a method used to assess the usability of application and website interfaces.
    Źródło:
    Journal of Computer Sciences Institute; 2022, 24; 258--264
    2544-0764
    Pojawia się w:
    Journal of Computer Sciences Institute
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Improving the LUT count for Mealy FSMs with transformation of output collections
    Autorzy:
    Barkalov, Alexander
    Titarenko, Larysa
    Mazurkiewicz, Małgorzata
    Powiązania:
    https://bibliotekanauki.pl/articles/2172120.pdf
    Data publikacji:
    2022
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Mealy FSM
    FPGA
    LUT
    state code
    FSM
    kod stanu
    Opis:
    A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2022, 32, 3; 479--494
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Kodowanie klas POLC w mikroprogramowanych układach sterujących
    The encoding of POLC classes in microprogram control units
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156383.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układ mikroprogramowany
    współdzielenie kodów
    łańcuch bloków operacyjnych
    układ FPGA
    tablica LUT
    osadzony blok pamięci
    microprogram control unit
    code sharing
    FPGA
    LUT
    embedded memory
    Opis:
    W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
    The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 97-100
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Evaluation of Selected Timing Parameters of FPGA Device
    Autorzy:
    Sondej, D.
    Szymanowski, R.
    Szplet, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/114158.pdf
    Data publikacji:
    2018
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    propagation time
    jitter
    ring oscillator
    delay line
    carry chain
    LUT
    FPGA
    Opis:
    We present a method and results of measurements of FPGA (Field Programmable Gate Array) selected timing parameters crucial in many timing sensitive applications such as precise time and frequency metrology. Two main parameters, i.e. the delay and its jitter, were evaluated for look-up-tables (delay 740 ps/jitter 1.33 ps), IO buffers (na/0.45 ps) and carry-chain multiplexers (28ps/0.153 ps) integrated in a programmable device Spartan-6 (Xilinx) which is one of most popular FPGA chips on the market now. Measurements were performed with the use of fast real-time sampling oscilloscope.
    Źródło:
    Measurement Automation Monitoring; 2018, 64, 1; 23-25
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie zasad projektowania uniwersalnego do ulepszenia stron internetowych wybranej uczelni wyższej
    Applying universal design principles to improve the websites of a selected university
    Autorzy:
    Kamiński, Tomasz
    Kapica, Paweł
    Dzieńkowski, Mariusz
    Powiązania:
    https://bibliotekanauki.pl/articles/24083434.pdf
    Data publikacji:
    2022
    Wydawca:
    Politechnika Lubelska. Instytut Informatyki
    Tematy:
    projektowanie uniwersalne
    użyteczność
    dostępność
    eye tracking
    WCAG
    WAVE
    LUT
    universal design
    usability
    accessibility
    Opis:
    Celem pracy była analiza strony internetowej wybranej uczelni pod względem użyteczności i dostępności interfejsów użytkownika ze szczególnym uwzględnieniem wytycznych zawartych w standardzie WCAG (ang. Web Content Accessibility Guidelines). Po uwzględnieniu wszystkich wytycznych powstała ulepszona prototypowa wersja witryny, która została pozbawiona zdiagnozowanych błędów i niezgodności. Obie witryny zostały przebadane trzema metodami: metodą kwestionariuszową za pomocą listy kontrolnej LUT, z wykorzystaniem techniki okulograficznej oraz automatycznego narzędzia - wtyczki WAVE dołączonej do przeglądarki internetowej. W badaniach ankietowych i okulograficznych wzięło udział 20 uczestników. Dane pozyskane zbadań wykonanych trzema metodamizostały poddane analizie ilościowej. Natomiast wyniki badań eyetrackingowych zostały dodatkowo poddane analizie jakościowej (mapy cieplne, ścieżki skanowania).Wyniki przeprowadzonych analiz jednoznacznie pokazują, że prototypowa witryna przygotowana przez autorów pracy zgodnie z zasadami projektowania uniwersalnegowyraźnie lepiej wypada pod względem użyteczności i dostępności niż witryna wybranej uczelni.
    The purpose of the study was to analyze the website of a selected university in terms of usability and accessibility of user interfaces with particular attention to the guidelines of the Web Content Accessibility Guidelines (WCAG) standard. After taking into account all the guidelines, an improved version of the site was created that was free of the diagnosed errors and incompatibilities. Both sites were surveyed using the questionnaire method with the LUT checklist. A survey was also conducted using an eyetracker. Twenty participants took part in this study. The third method of evaluation was to analyze the sites using an automated tool - the WAVE plugin attached to a web browser. The data obtained from the research experiment were analyzed qualitatively and quantitatively. In case of the survey and the WAVE tool, only quantitative analysis was carried out. The results of the analyses carried out using the three methods show unequivocally that the author's website prepared by the authors is clearly better in terms of usability and accessibility than the website of the selected university.
    Źródło:
    Journal of Computer Sciences Institute; 2022, 25; 401--408
    2544-0764
    Pojawia się w:
    Journal of Computer Sciences Institute
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Improving characteristics of LUT-based Mealy FSMs
    Autorzy:
    Barkalov, Alexander
    Titarenko, Larysa
    Mielcarek, Kamil
    Powiązania:
    https://bibliotekanauki.pl/articles/1838158.pdf
    Data publikacji:
    2020
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    FPGA
    LUT
    Mealy FSM
    structural decomposition
    two fold state assignment
    energy consumption
    FSM
    dekompozycja strukturalna
    zużycie energii
    Opis:
    Practically, any digital system includes sequential blocks represented using a model of finite state machine (FSM). It is very important to improve such FSM characteristics as the number of logic elements used, operating frequency and consumed energy. The paper proposes a novel technology-dependent design method targeting a decrease in the number of look-up table (LUT) elements and their levels in logic circuits of FPGA-based Mealy FSMs. It produces FSM circuits having three levels of logic blocks. Also, it produces circuits with regular systems of interconnections between the levels of logic. The method is based on dividing the set of internal states into two subsets. Each subset corresponds to a unique part of an FSM circuit. Only a single LUT is required for implementing each function generated by the first part of the circuit. The second part is represented by a multi-level circuit. The proposed method belongs to the group of two-fold state assignment methods. Each internal state is encoded as an element of the set of states and as an element of some of its subsets. A binary state assignment is used for states corresponding to the first part of the FSM circuit. The one-hot assignment is used for states corresponding to the second part. An example of FSM synthesis with the proposed method is shown. The experiments with standard benchmarks are conducted to analyze the efficiency of the proposed method. The results of experiments show that the proposed approach leads to diminishing the number of LUTs in the circuits of rather complex Mealy FSMs having more than 15 internal states. The positive property of this method is a reduction in energy consumption (without any overhead cost) and an increase in operating frequency compared with other investigated methods.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2020, 30, 4; 745-759
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware reduction for LUT-based mealy FSMs
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Mielcarek, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/331362.pdf
    Data publikacji:
    2018
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Mealy FSM
    FPGA
    LUT
    partition
    encoding collection
    output variables
    automat Mealy'ego
    zbiór kodowany
    zmienne wyjściowe
    Opis:
    A method is proposed targeting a decrease in the number of LUTs in circuits of FPGA-based Mealy FSMs. The method improves hardware consumption for Mealy FSMs with the encoding of collections of output variables. The approach is based on constructing a partition for the set of internal states. Each state has two codes. It diminishes the number of arguments in input memory functions. An example of synthesis is given, along with results of investigations. The method targets rather complex FSMs, having more than 15 states.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2018, 28, 3; 595-607
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realization of multiplexer logic-based 2-D block firfilter using distributed arithmetic
    Autorzy:
    Chowdari, Ch. Pratyusha
    Seventline, J. Beatrice
    Powiązania:
    https://bibliotekanauki.pl/articles/38699398.pdf
    Data publikacji:
    2023
    Wydawca:
    Instytut Podstawowych Problemów Techniki PAN
    Tematy:
    2-D FIR filter
    switching-based LUT
    distributed arithmetic
    block processing
    2-D FIR filtr
    arytmetyka rozproszona
    przetwarzanie blokowe
    Opis:
    This paper presents a novel systolic two-dimensional (2D) block finite impulse response(FIR) filter architecture using a distributed arithmetic (DA)-based multiplexer look-uptable (DA-MUX-LUT). The proposed DA-MUX-LUT architecture computes the instan-taneous partial-product using the bit vector. The switching-based LUT replaces memory-based structures and reduces hardware complexity. Block processing allows memory reuse,which reduces the number of registers to store the previous input samples. Parallel addersare substituted by a modified carry look-ahead adder (MCLA), which minimizes the delay.Moreover, a resource-sharing concept is introduced to the DA-MUX-LUT block that drastically reduces the adder requirement. The application specific integrated circuit (ASIC)synthesis results show that the proposed DA-MUX-LUT-based 2-D block FIR filter forfilter size 8x8 and block size 4 has 31.22% less delay, 28.66% less area-delay product(ADP), 37.70% less power-delay product (PDP), and occupies almost the same area thanthe existing architecture.
    Źródło:
    Computer Assisted Methods in Engineering and Science; 2023, 30, 1; 89-103
    2299-3649
    Pojawia się w:
    Computer Assisted Methods in Engineering and Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Improving LUT count of FPGA-based sequential blocks
    Autorzy:
    Barkalov, Alexander
    Titarenko, Larysa
    Mazurkiewicz, Małgorzata
    Krzywicki, Kazimierz
    Powiązania:
    https://bibliotekanauki.pl/articles/2173598.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FPGA
    LUT
    Mealy FSM
    synthesis
    structural decomposition
    product terms
    partition
    automat Mealy'ego
    synteza
    rozkład strukturalny
    warunki produktu
    przegroda
    Opis:
    Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; art. no. e136728
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Improving LUT count of FPGA-based sequential blocks
    Autorzy:
    Barkalov, Alexander
    Titarenko, Larysa
    Mazurkiewicz, Małgorzata
    Krzywicki, Kazimierz
    Powiązania:
    https://bibliotekanauki.pl/articles/2090732.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FPGA
    LUT
    Mealy FSM
    synthesis
    structural decomposition
    product terms
    partition
    automat Mealy'ego
    synteza
    rozkład strukturalny
    warunki produktu
    przegroda
    Opis:
    Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; e136728, 1--12
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Brazing of selected heat-resisting alloys using Ni-Pd filler metal
    Lutowanie twarde wybranych stopów żaroodpornych z zastosowaniem lutu Ni-Pd
    Autorzy:
    Baranowski, Michał
    Senkara, Jacek
    Powiązania:
    https://bibliotekanauki.pl/articles/115053.pdf
    Data publikacji:
    2019
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    lutowanie próżniowe
    lutowanie twarde
    lut Ni-Pd
    stop żaroodporny
    struktura
    złącze
    vacuum brazing
    Ni-Pd filler metal
    heat-resisting alloy
    structure
    joint
    Opis:
    Pd is a component of some advanced nickel filler metals designed for brazing heat-resisting alloys in order to improve their wettability and to enhance both corrosion resistance and plasticity of the joints. The joints of Inconel 625, Inconel 718, Hastelloy X, and 410 martensitic stainless steel were prepared by vacuum brazing with NiPd36Cr10BSi filler alloy. Complex structures of the joints were tested. It was revealed the displacement of interfaces from their initial positions in the course of brazing along with active action of Cr, Mo and Nb (for Inconel 718 alloy) in the formation of interstitial layers.
    Pallad jest głównym składnikiem niektórych zaawansowanych lutów niklowych, przeznaczonych do lutowania twardego stopów żaroodpornych w celu poprawy ich zwilżalności oraz zwiększenia zarówno odporności na korozję jak i plastyczności połączeń. Wykonane zostały złącza stopów Inconel 625, Inconel 718, Hastelloy X i martenzytycznej stali nierdzewnej 410 metodą lutowania próżniowego stopem NiPd36Cr10BSi. Badano złożone struktury połączeń, ujawniając przesunięcie granic międzyfazowych z ich początkowych pozycji w trakcie lutowania oraz aktywne oddziaływanie Cr, Mo oraz Nb (dla stopu Inconel 718) podczas tworzenia się warstw przejściowych.
    Źródło:
    Welding Technology Review; 2019, 91, 10; 51-58
    0033-2364
    2449-7959
    Pojawia się w:
    Welding Technology Review
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi
    Compositional microprogram control unit with code sharing and control microinstructions
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154793.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    współdzielenie kodów
    łańcuch bloków operacyjnych
    tabela LUT
    osadzony blok pamięci
    compositional microprogram control unit (CMCU)
    code sharing
    operational linear chain
    field programmable gate array (FPGA)
    lookup table
    design
    Embedded Memory Block
    Opis:
    W artykule przedstawiona została metoda syntezy umożliwiająca zmniejszenie liczby tablic LUT potrzebnych do realizacji układu mikroprogramowanego z współdzieleniem kodów. Metoda jest przeznaczona dla układów FPGA z osadzonymi blokami pamięci. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca z użyciem osadzonych bloków pamięci. Redukcję liczby tablic LUT osiągnięto dzięki wykorzystaniu klas łańcuchów pseudorównoważnych. W artykule przedstawiono przykład zastosowania proponowanej metody oraz rezultaty eksperymentów.
    The paper presents new research results of synthesis of Composi-tional Microprogram Control Unit (CMCU) with Codes Sharing. The method allows reduction of look-up table elements in the combina-tional part of the control unit. The method assumes application of field-programmable gate arrays for implementation of the combinational part, whereas embedded-memory blocks are used for implementation of its control memory. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [16, 18]. The problem of the CU optimisation is still actual in computer science and it solution permits to decrease the cost of the system [17]. The proposed method is oriented on reduction of hardware amount of CMCU addressing circuit by placing codes of classes of pseudoequivalent states in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [4]. The research results show that application of the method to tested control algorithms gives on average 50% decrease in hardware amount when compared to CMCU based structure (Tab. 2). The results were obtained using Xilinx ISE. The models of control units were generated by the authors' software using the control algorithms from [15].
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 780-783
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies