Temat: Interconnection networks - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Optical interconnection networks with time slot routing
Sieci połączeń z rutingiem ze szczelinami czasowymi
Autorzy:: Szcześniak, I.
Wyrzykowski, R.
Powiązania:: https://bibliotekanauki.pl/articles/375623.pdf
Data publikacji:: 2013
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:: Interconnection networks
networks on chip
Beneš network
time slot
deflection
simulation
Opis:: We propose the time slot routing, a novel routing scheme that allows for a simple design of interconnection networks. The simulative results show that the proposed scheme demonstrates optimal performance at the maximal uniform network load, and for uniform loads the network throughput is greater than for defl ection routing.
W artykule opisujemy ruting ze szczelinami czasowymi, który wymaga jedynie prostej architektury sieci połączeń. Uzyskane wyniki symulacyjne pokazują, że ruting ze szczelinami czasowymi pozwala na osiągnięcie maksymalnej możliwej przepustowości sieci przy maksymalnym równomiernym obciążeniu sieci. Wyniki pokazują także, że ruting ze szczelinami czasowymi osiąga lepsze wyniki wydajnościowe niż ruting z odbiciami.
Źródło:: Theoretical and Applied Informatics; 2013, 25, 1; 41-48
1896-5334
Pojawia się w:: Theoretical and Applied Informatics
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Rearrangeability of 2×2 W-S-W Elastic Switching Fabrics with Two Connection Rate
Autorzy:: Kabaciński, W.
Rajewski, R.
Al-Tameemi, A.
Powiązania:: https://bibliotekanauki.pl/articles/307745.pdf
Data publikacji:: 2018
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: elastic optical networks
elastic optical switching nodes
interconnection networks
rearrangeable non-blocking conditions
Opis:: The rearreangeable conditions for the 2×2 three-stage switching fabric of a W-S-W architecture for elastic optical switches are considered in this paper. Analogies between the switching fabric considered and the three-stage Clos network are shown. On the other hand, differences are also shown, which presented the modifications required in the control algorithm used in rearrangeable networks. The rearrangeable conditions and the control algorithm are presented and proved. Operation of the proposed control algorithm is shown based on a few examples. The required number of frequency slot units in interstage links of rearrangeable switching fabrics is much lower than in the strict-sense non-blocking switching fabrics characterized by the same parameters.
Źródło:: Journal of Telecommunications and Information Technology; 2018, 1; 11-17
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 3.

Tytuł:: Sieć Banyana w implementacji sprzętowej dekodera LDPC
Banyan switch in FPGA implementation of LDPC decoder
Autorzy:: Sułek, W.
Powiązania:: https://bibliotekanauki.pl/articles/156652.pdf
Data publikacji:: 2011
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: kody kanałowe
kody LDPC
dekoder iteracyjny
sieć połączeń
sieć Banyana
error-correcting codes
LDPC codes
iterative decoder
interconnection networks
Banyan networks
Opis:: Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.
Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.
Źródło:: Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 36-38
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Informacja

Wyszukujesz frazę "Interconnection networks" wg kryterium: Temat

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język