Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "Hardware" wg kryterium: Temat


Tytuł:
Implementation of a hardware trojan chip detector model using arduino microcontroller
Autorzy:
Abdulsalam, Kadeejah
Adebisi, John
Durojaiye, Victor
Powiązania:
https://bibliotekanauki.pl/articles/1956027.pdf
Data publikacji:
2021
Wydawca:
Polskie Towarzystwo Promocji Wiedzy
Tematy:
hardware trojans
chips
logic test
machine learning
microcontroller
trojan sprzętowy
test logiczny
nauczanie maszynowe
mikrokontroler
Opis:
These days, hardware devices and its associated activities are greatly impacted by threats amidst of various technologies. Hardware trojans are malicious modifications made to the circuitry of an integrated circuit, Exploiting such alterations and accessing the level of damage to devices is considered in this work. These trojans, when present in sensitive hardware system deployment, tends to have potential damage and infection to the system. This research builds a hardware trojan detector using machine learning techniques. The work uses a combination of logic testing and power side-channel analysis (SCA) coupled with machine learning for power traces. The model was trained, validated and tested using the acquired data, for 5 epochs. Preliminary logic tests were conducted on target hardware device as well as power SCA. The designed machine learning model was implemented using Arduino microcontroller and result showed that the hardware trojan detector identifies trojan chips with a reliable accuracy. The power consumption readings of the hardware characteristically start at 1035-1040mW and the power time-series data were simulated using DC power measurements mixed with additive white Gaussian noise (AWGN) with different standard deviations. The model achieves accuracy, precision and accurate recall values. Setting the threshold proba-bility for the trojan class less than 0.5 however increases the recall, which is the most important metric for overall accuracy acheivement of over 95 percent after several epochs of training.
Źródło:
Applied Computer Science; 2021, 17, 4; 20-33
1895-3735
Pojawia się w:
Applied Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Interpretowane sieci Petriego - model formalny w zintegrowanym projektowaniu mikroprpcesorowych systemów sprzętowo-programowych
Interpreted Petri nets as a formal model in hardware/software codesign
Autorzy:
Adamski, M.
Skowroński, Z.
Powiązania:
https://bibliotekanauki.pl/articles/157576.pdf
Data publikacji:
2003
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sieci Petriego
programowanie zintegrowane
mikroprocesorowe systemy sprzętowo-programowe
Petri nets
formal model in hardware/sofrware codesign
Opis:
Podejście systemowe do projektowania urządzeń o niejednorodnym charakterze wymaga stosowania formalnych metod specyfikacji, syntezy i analizy. Metody i narzędzia projektowe z kolei bazują na formalnym modelu obliczeniowym. Z tego względu dobór właściwego modelu ma fundamentalne znaczenie dla efektywności całego procesu projektowania. W pracy zaproponowano środowisko projektowe dla potrzeb zintegrowanego projektowania, w którym części sprzętowe systemu specyfikowane sa w języku VHDL, część programowa w języku C, a modelem formalnym są interpretowane sieci Petriego. Prezentowane wyniki prac znajdują również zastosowanie w projektowaniu mikrosystemów cyfrowych, zawierających układy FPGA.
In order to model heterogeneous systems some common representation vehicle is needed. The model should have several features, the most important of wchich are : to be well suited both for software and hardware representation, allow for different manipulations (including partitioning) and be able to cope explicitly with parallelism. Interpreted Petri nets can meet all three requirements. The paper analyses the suitability of the petri nets for a representation of heterogeneous systems and outlines some practical aspects of the application of petri nets in modelling such systems.
Źródło:
Pomiary Automatyka Kontrola; 2003, R. 49, nr 2/3, 2/3; 17-20
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
New hardware engine for new operating systems
Autorzy:
Ahmadi, N.
Kaveh, M.
Powiązania:
https://bibliotekanauki.pl/articles/11375.pdf
Data publikacji:
2013
Wydawca:
Przedsiębiorstwo Wydawnictw Naukowych Darwin / Scientific Publishing House DARWIN
Tematy:
hardware engine
new system
operating system
genetic algorithm
chromosome
genetic diversity
problem solution
Opis:
Genetic algorithm is a soft computing method that works on set of solutions. These solutions are called chromosome and the best one is the absolute solution of the problem. The main problem of this algorithm is that after passing through some generations, it may be produced some chromosomes that had been produced in some generations ago that causes reducing the convergence speed. From another respective, most of the genetic algorithms are implemented in software and less works have been done on hardware implementation. Our work implements genetic algorithm in hardware that doesn’t produce chromosome that have been produced in previous generations. In this work, most of genetic operators are implemented without producing iterative chromosomes and genetic diversity is preserved. Genetic diversity causes that not only don’t this algorithm converge to local optimum but also reaching to global optimum. Without any doubts, proposed approach is so faster than software implementations. Evaluation results also show the proposed approach is faster than hardware ones.
Źródło:
International Letters of Natural Sciences; 2013, 05
2300-9675
Pojawia się w:
International Letters of Natural Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja algorytmu detekcji wzorców błędów DCT w hybrydowym algorytmie maskowania błędów transmisji obrazu stałego HECA
Hardware implementation of DCT error pattern detection module of hybrid error concealment algorithm HECA
Autorzy:
Andrzejewski, G.
Zając, W.
Powiązania:
https://bibliotekanauki.pl/articles/158055.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
detekcja wzorców DCT
maskowanie błędów transmisji
przetwarzanie danych wizyjnych
specyfikacja zachowania
implementacja sprzętowa algorytmu w FPGA
DCT error detection
error concealment
visual data processing
behaviour specification
hardware implementation in FPGA
Opis:
W artykule przedstawiono wyniki badań nad realizacją sprzętową modułu detekcji wzorców błędów transmisji obrazu stałego. Jest on częścią hybrydowego algorytmu maskowania błędów transmisji HECA. Opisano podstawy działania aparatu analitycznego, algorytm jego działania oraz realizację sprzętową na poziomie behawioralnym. Wyróżniono najistotniejsze bloki implementacyjne, zaprezentowano wyniki syntezy w środowisku Quartus II v.9.1 dla układu FPGA klasy Stratix III EP3SL70 oraz przedyskutowano uzyskane wyniki.
The paper presents a conception of hardware implementation of DCT pattern detection module of Hybrid Error Concealment Algorithm (HECA) [2]. The research is aimed at implementing a hardware version of the module, using possibilities of parallel operation in FPGA and optimizing the algorithm structure for hardware implementation and performance. Paragraph 1 gives introduction to digital image transmission error concealment. Paragraph 2 presents a structure and operation of the HECA algorithm. The dataflow is presented (Fig. 1.) and the implemented module is identified. Paragraph 3 deals with the mechanism of DCT error pattern occurring [3] and describes a method for detection of such patterns [2]. Paragraph 4 is focused on operation of the error pattern module of HECA in details. There are presented specific features of error patterns for a given DCT block size (Tab. 1) The erroneous block data example is shown in Fig. 2., while the error location storing example is presented in Fig. 3. The operation algorithm for error pattern detection is discussed and presented in Fig. 4. Paragraph 5 describes hardware implementation procedures. The implementation process is presented, the structure of hardware solution is shown (Figs. 5, 6, 7.) and discussed. The hardware resources consumption of the synthesis results is given in Tab. 2. Paragraph 6 contains the conclusion and directions for the future work. The research conclusions are that the DCT error pattern detection algorithm can be successfully implemented in FPGA with acceptable resources consumption. Such an implementation allows performing some of the algorithm elements in parallel, accelerating the operation. The problem is that the data amount tends to be high and it would be recommended to develop more effective notation to store such data in FPGA.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1123-1126
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Znaczenie i funkcje nowych mediów w transferze informacji o produktach terytorialnych. Wybrane aspekty
The role and functions on new media in information transfer abo ut territorial products. Selected aspects
Autorzy:
Babecki, Miłosz
Powiązania:
https://bibliotekanauki.pl/articles/2164912.pdf
Data publikacji:
2013-12-15
Wydawca:
Ostrołęckie Towarzystwo Naukowe
Tematy:
produkt terytorialny
nowe media
funkcje
twarda technologia
miękka technologia
territorial product
new media
functions
hardware
software
Opis:
Transfer informacji o produktach terytorialnych nie jest już możliwy bez nowych mediów, w szczególności zaś ich wirtualnej odmiany eksploatowanej w kreowaniu i rozpowszechnianiu komunikatów o walorach miejsc: wsi, miast, regionów, krajów. Dzięki nowym mediom komunikaty te dostosowane są do cech i potrzeb odbiorców, co skutkuje lepszą rozpoznawalnością terytoriów w świadomości różnych grup zainteresowanych. Analizom wybranych aspektów komunikowania o produktach terytorialnych determinowanego cechami nowych mediów poświęcone jest niniejsze opracowanie.
Information about territorial products can’t circulate nowadays in mediasphere without new media. Crucial for digital communication is more often virtuality. Its visual character and functions: universality, informativeness, hypertextuality, dynamics, and ability to aggregate people had been pointed by holders responsible for scenarios written to ensure better identification and territorial promotion. The paper is devoted to this phenomenon.
Źródło:
Zeszyty Naukowe Ostrołęckiego Towarzystwa Naukowego; 2013, Zeszyt, XXVII; 157-170
0860-9608
Pojawia się w:
Zeszyty Naukowe Ostrołęckiego Towarzystwa Naukowego
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of Moore finite state machine with transformation of extended state codes
Synteza skończonego automatu stanu typu Moorea z transformacją rozszerzonej przestrzeni kodowej
Autorzy:
Barkalov, A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/153066.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
CPLD
stany pseudorównoważne
makrokomórka PAL
Moore FSM
pseudoequivalent states
classes
PAL macrocells
hardware reduction
Opis:
The method for reduction of the number of programmable array logic macrocells in a microprogrammed Moore finite state machine circuit is proposed. It is based on representation of the state code as a concatenation of a code for the class of pseudoequivalent states and a code of states inside this class. Such an approach allows eliminating the dependence between states and microoperations. The special code converter is used for formation of microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz bardziej złożonych układów cyfrowych, takich jak złożone programowalne układy cyfrowe, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych (ang. Programmable Array Logic, PAL). Jedną z osobliwości PAL jest ograniczona ilość termów [6, 7]. Dla tego jest potrzebna minimalizacja realizowanych funkcji. Układ automatu Moore'a składa się z bloku funkcji wzbudzenia pamięci (BFWP) i bloku mikrooperacji (BMO) (rys. 1), które są implementowane przy użyciu makrokomórek PAL. Znane metody syntezy automatu Moore'a mogą optymalizować tylko jeden z bloków. W artykule proponowana jest metoda zorientowana na redukcję ilości makrokomórek PAL potrzebnych do implementacji skończonego automatu stanu typu Moore'a. Ta metoda bazuje na przedstawieniu kodu stanu jako konkatenacji kodu klasy stanów pseudo-równoważnych i kodu stanów wewnątrz tej klasy. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. Dla formowania mikrooperacji został użyty specjalny przetwornik kodów (rys. 2). Zaproponowane podejście pozwala zoptymalizować blok wejściowych funkcji pamięci i blok mikrooperacji . Artykuł przedstawia także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 652-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Application of Hardware-In-the-Loop for virtual power plant
Zastosowanie technologii Hardware-In-the-Loop w projekcie wirtualnej elektrowni
Autorzy:
Barszcz, T.
Mańka, M.
Powiązania:
https://bibliotekanauki.pl/articles/329054.pdf
Data publikacji:
2008
Wydawca:
Polska Akademia Nauk. Polskie Towarzystwo Diagnostyki Technicznej PAN
Tematy:
symulacja
hardware-in-the-loop
elektrownia
symulacja czasu rzeczywistego
simulation
power plant
real-time simulation
Opis:
The following paper presents application of the Hardware In the Loop to the Virtual Power Plant laboratory(VPP), for real time modeling of power generation unit elements. The Virtual Power Plant consists of a group of computers, which model a real power plant unit with the performance close to the real time. Application of HIL enables the laboratory to generate output signals which can be used for testing of monitoring systems or by using exciters for testing of vibration sensors i.e.: accelerometers. The paper presents implementation process of chosen module of VPP on dedicated system for real-time simulation based on DS 1103 board. Next an experimental results are discussed.
W pracy przedstawione zostało zastosowanie technologii Hardware-In-the-Loop (HIL) projekcie Wirtualnej Elektrowni (VPP) do modelowania działania elementów elektrowni w czasie rzeczywistym. Wirtualna Elektrownia składa się z grupy komputerów które modelują działanie rzeczywistej elektrowni z wydajnością bliską czasowi rzeczywistemu. Zastosowanie technologii HIL pozwoli na generowanie w laboratorium sygnałów wyjściowych z VPP które mogą zostać wykorzystane np.: do testowania układów monitorowania bądź też, po zastosowaniu wzbudników, do testowania czujników drgań np.: akcelerometrów. Artykuł przedstawia proces implementacji wybranego modułu VPP na dedykowany układ do przeprowadzania symulacji z rygorem czasu rzeczywistego oparty na karcie DS 1103. Następnie omówione zostały uzyskane wyniki badań eksperymentalnych.
Źródło:
Diagnostyka; 2008, 4(48); 17-20
1641-6414
2449-5220
Pojawia się w:
Diagnostyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hierarchiczny system sterowania procesem mieszania. Implementacja sprzętowa i badania testowe
Hierarchical control system of mixing process. Hardware implementation and testing
Autorzy:
Błaszkiewicz, K.
Biniecki, P.
Piotrowski, R.
Powiązania:
https://bibliotekanauki.pl/articles/277283.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
modelowanie matematyczne
proces mieszania
inżynieria chemiczna
hierarchiczny system sterowania
regulator rozmyty
PID
implementacja sprzętowa
mathematical modeling
mixing process
chemical engineering
hierarchical control system
fuzzy controller
hardware implementation
Opis:
Proces mieszania często występuje w różnych gałęziach przemysłu. W artykule rozważane jest sporządzanie mieszaniny aceton-octan etylu. Podstawowym celem jest uzyskanie właściwego stopnia jednorodności mieszaniny. W artykule zbudowano model matematyczny procesu mieszania i zaprojektowano warstwowy system sterowania. Składa się on z nadrzędnego regulatora rozmytego oraz warstwy bezpośredniej z regulatorami typu PID i sterowaniem binarnym. Przeprowadzono badania testowe działania układu sterowania w strukturze sprzętowej i dokonano analizy uzyskanych wyników sterowania.
Mixing process is very often used in many various fields of industry. In this paper the mixture of acetone and ethyl acetate is considered. Desire is to achieve proper homogeneity of mixture. The paper presents mathematical model of mixing process and designed two-layer structure of control system. The fuzzy controller is implemented in upper layer. Direct layer consists of PID controllers and binary control. Control system is tested by simulation for hardware in the loop control system. The control results are analyzed.
Źródło:
Pomiary Automatyka Robotyka; 2012, 16, 7-8; 90-96
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Porównanie aplikacji wspierających zastosowanie metodyk zwinnych w wytwarzaniu oprogramowania
Applications supporting utilization of agile methods in software development process
Autorzy:
Bławucki, Tomasz
Ramanovich, Siarhei
Skublewska-Paszkowska, Maria
Powiązania:
https://bibliotekanauki.pl/articles/98220.pdf
Data publikacji:
2020
Wydawca:
Politechnika Lubelska. Instytut Informatyki
Tematy:
agile
aplikacja mobilna
aplikacje internetowe
wymagania sprzętowe
mobile applications
web applications
hardware requirements
Opis:
Artykuł przedstawia porównanie pod względem wymagań sprzętowych aplikacji wspierających wprowadzanie metodyk zwinnych do procesu wytwarzania oprogramowania. Przedmiotem badań były popularne aplikacje mobilne i internetowe wspomagające procesy Agile w przedsiębiorstwach. W celu określenia znaczenia poszczególnych wymagań technicznych dla użytkowników, przeprowadzono serię eksperymentów badawczych opartych na scenariuszach typowego i brzegowego użytkowania badanych systemów. Na potrzeby przeprowadzonej analizy została dodatkowo opracowana aplikacja wspierająca proces zwinnego wytwarzania oprogramowania. Wyniki pomiarów były rejestrowane za pomocą specjalistycznych narzędzi monitorujących pracę systemu i profilujących działanie przeglądarki internetowej. Rezultaty prac badawczych przedstawiono w formie tabel.
The article presents a comparison in terms of hardware requirements of applications that supports the agile software development processes. For research purposes, popular mobile and internet applications supporting agile software development were chosen. In order to determine the significance of individual technical requirements for end-users, a series of research experiments, based on scenarios of typical and boundary use was conducted. In addition to research, the application supporting agile software development process was implemented. The results of research were recorded by specialized monitoring and profiling tools. The results of performed work are presented in tabular form.
Źródło:
Journal of Computer Sciences Institute; 2020, 14; 8-13
2544-0764
Pojawia się w:
Journal of Computer Sciences Institute
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja procesu klasyfikacji danych z użyciem układów reprogramowalnych
Implementation of data classification process using reconfigurable hardware
Autorzy:
Botowicz, J.
Powiązania:
https://bibliotekanauki.pl/articles/156244.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
klasyfikacja danych
akceleracja obliczeń za pomocą architektur sprzętowych
bezpieczeństwo systemów teleinformatycznych
wyszukiwanie wzorców
data classification
computing acceleration using hardware architectures
IT security
pattern matching
Opis:
W artykule opisano różne problemy klasyfikacji danych oraz podano dziedziny w których mają one zastosowanie. Następnie przedstawiono architekturę systemu, w którym będzie możliwe zaimplementowanie podanych wcześniej przez innych autorów, sprawdzonych już algorytmów klasyfikacji danych i wsparcie ich działania poprzez specjalizowane układy sprzętowe. Podano wyniki (w postaci skuteczności klasyfikacji oraz zużycia zasobów) przykładowych modułów sprzętowych. Przedstawiony został również proces tworzenia modułu sprzętowego - od danych wejściowych poprzez wygenerowany kod źródłowy w języku opisu sprzętu, aż po konfigurację układu reprogramowalnego.
In this article various classification problems was described and also their applications was depicted. Afterwards the hardware module architecture was introduced in which there is a possibility to implement previously described mature classification algorithms. The article contains results of testing hardware classification modules (classification precision and hardware resources usage). Finally, the complete process of module generation was presented (from examples of data, through source code in hardware description language to reconfigurable hardware configuration).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 532-535
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmiany wyposażenia gospodarstw domowych w dobra trwałego użytku w Polsce a jakość życia
Households Provided with Selected Durables and Its Quality of Life
Autorzy:
Bretyn, Agnieszka
Powiązania:
https://bibliotekanauki.pl/articles/592842.pdf
Data publikacji:
2015
Wydawca:
Uniwersytet Ekonomiczny w Katowicach
Tematy:
Artykuły gospodarstwa domowego
Jakość życia
Konsumpcja gospodarstw domowych
Sprzęt komputerowy
Struktura dochodów i wydatków gospodarstw domowych
Wydatki gospodarstw domowych
Consumption in household
Hardware
Household articles
Household expenditures
Quality of life
Structure of income and expenditure of households
Opis:
The number and quality of equipment shows not only the state of household wealth, but also its level of modernity. Households behavior can be treated with one hand as one of the manifestations of changes in consumption, and on the other hand as one of the determinants of the level and quality of life. Therefore, the purpose of this article is to analyze households equipment with selected durable goods in Poland, considered in the context of quality of life in the years 2000-2012. Research was based on the individual data of household budget collected by Central Statistical Office (GUS), National Bank of Poland (NBP), Polish Financial Supervision Authority (KNF) and statistical data published by various entities.
Źródło:
Studia Ekonomiczne; 2015, 209; 19-32
2083-8611
Pojawia się w:
Studia Ekonomiczne
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Identifikacija agrobiologicheskogo sostojanija selskokhozjajjstvennykh ugodijj putem izmerenija ehlektroprovodnykh svojjstv gruntovojj sredi
Authentication of agrobiological state of agricultural lands by measuring of properties of ground environment
Autorzy:
Brovariec, A.
Powiązania:
https://bibliotekanauki.pl/articles/77143.pdf
Data publikacji:
2014
Wydawca:
Komisja Motoryzacji i Energetyki Rolnictwa
Tematy:
agricultural land
monitoring
technical system
information system
compensation system
technological progress
special hardware
Źródło:
Motrol. Motoryzacja i Energetyka Rolnictwa; 2014, 16, 3
1730-8658
Pojawia się w:
Motrol. Motoryzacja i Energetyka Rolnictwa
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm
Autorzy:
Budyn, D.
Powiązania:
https://bibliotekanauki.pl/articles/155018.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance
Opis:
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Hardware-Efficient Structure of Complex Numbers Divider
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114589.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex-number divider
hardware complexity reduction
VLSI implementation
Opis:
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
Autorzy:
Cariow, A.
Cariow, G.
Powiązania:
https://bibliotekanauki.pl/articles/156257.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
Opis:
This paper presents the algorithmic aspects of organization of a lowcomplexity fully parallel processor unit for constant matrix-vector products computing. To reduce the hardware complexity (number of twooperand multipliers), we exploit the Winograd’s inner product calculation approach. We show that by using this approach, the computational process of calculating the constant matrix-vector product can be structured so that it eventually requires fewer multipliers than the direct implementation of matrix-vector multiplication.
W pracy został przedstawiony sprzętowo-zorientowany algorytm wyznaczania iloczynu wektora przez macierz stałych. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego N2 układów mnożących proponowana równoległa struktura wymaga tylko N(M+1)/2 takich układów. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja liczby tych układów podczas projektowania dedykowanych układów obliczeniowych jest sprawą nadrzędną. Idea syntezy algorytmu oparta jest na wykorzystaniu do wyznaczania cząstkowych iloczynów skalarnych metody S. Winograda. Zaprezentowany w artykule algorytm może być z powodzeniem zastosowany do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowany w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 510-512
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies