Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "FSM" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 34
Tytuł:
Algorytm funkcjonalnej dekompozycji symbolicznej automatów skończonych dla celów implementacji w strukturach FPGA
Symbolic Functional Decomposition Algorithm for FSM Implementation in FPGA Structures
Autorzy:
Szotkowski, P.
Rawski, M.
Powiązania:
https://bibliotekanauki.pl/articles/155717.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
funkcjonalna dekompozycja symboliczna
automat skończony
FSM
FPGA
symbolic functional decomposition
finite state machine
Opis:
Dotychczasowe podejście do implementacji automatów skończonych w układach FPGA składa sie z dwóch etapów: kodowania stanów automatu oraz mapowania powstałych funkcji w strukturze układu. W przypadku mapowania za pomocą dekompozycji funkcjonalnej trudno jest znaleźć "dobrą" metodę kodowania stanów, szczególnie przy zastosowaniu proce-su syntezy wielopoziomowej. Artykuł opisuje algorytm funkcjonalnej dekompozycji symbolicznej, który zamiast osobnego etapu kodowania wprowadza sukcesywne kodowanie stanów gwarantujące dobrą jakość dekompozycji, oraz przedstawia działanie tego algorytmu na przykładzie wybranego automatu skończonego.
The following paper presents an algorithm of symbolic functional decomposition for implementation of finite state machines in FPGA circuits. The idea of symbolic functional decomposition does not require a separate step of encoding the FSM's states. This method uses a description of the FSM that maintains a symbolic representation of the machine's states and introduces their encoding gradually, during each of the iterations of the decomopsition process; such approach guarantees high quality of the final decomposition. This paper presents an algorithm of symbolic functional decomposition based on blanket algebra. Each of the algorithm's steps is described in detail, as well as presented on an example FSM.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Efficient Two-phase Clocked Sequential Multiply -Accumulator Unit for Image Blurring
Autorzy:
Samanth, Rashmi
Nayak, Subramanya G.
Powiązania:
https://bibliotekanauki.pl/articles/2055255.pdf
Data publikacji:
2022
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
multiply-accumulator (MAC) unit
modified sequential multiplier
finite state machine (FSM)
two-phase clockin
carry-save adder (CSA)
image blurring
Opis:
The multiply-accumulator (MAC) unit is the basic integral computational block in every digital image and digital signal processor. As the demand grows, it is essential to design these units in an efficient manner to build a successful processor. By considering this into account, a power-efficient, high-speed MAC unit is presented in this paper. The proposed MAC unit is a combination of a two-phase clocked modified sequential multiplier and a carry-save adder (CSA) followed by an accumulator register. A novel two-phase clocked modified sequential multiplier is introduced in the multiplication stage to reduce the power and computation time. For image blurring, these multiplier and adder blocks are subsequently incorporated into the MAC unit. The experimental results demonstrated that the proposed design reduced the power consumption by % and improved the computation time by % than the conventional architectures. The developed MAC unit is implemented using standard CMOS technology using CADENCE RTL compiler, synthesized using XILINX ISE and the image blurring effect is analyzed using MATLAB.
Źródło:
International Journal of Electronics and Telecommunications; 2022, 68, 2; 307--313
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Badania metody minimalizacji nie w pełni określonych automatów skończonych realizowanej w oparciu o sklejanie dwóch stanów
Experiments on the method of Mealy state machine minimization based on two-states merging
Autorzy:
Klimowicz, A.
Powiązania:
https://bibliotekanauki.pl/articles/151160.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat skończony
minimalizacja liczby stanów
synteza logiczna
łączenie stanów
finite state machine (FSM)
state minimization
logic synthesis
state merging
Opis:
W pracy opisano badania eksperymentalne metody minimalizacji nie w pełni określonych automatów skończonych. Proponowana metoda bazuje na operacji sklejania dwóch stanów. W pracy pokazano warunki konieczne łączenia dwóch stanów oraz przypadek tworzenia się stanów oczekiwania. Opisana metoda pozwala na redukcję liczby stanów średnio 1,16 razy i liczby przejść automatu 1,27 razy. Pozwala także na redukcję liczby przejść w stosunku do programu STAMINA średnio 1,40 razy. Przedstawiono także wyniki implementacji zminimalizowanych automatów w strukturach CPLD i FPGA, które potwierdziły skuteczność metody.
This paper presents experiments on a heuristic method for minimization of an incompletely specified finite state machine with unspecified values of output variables. The proposed method is based on two states merging. In addition to reduction of the finite state machine (FSM) states, the method also allows reducing the number of FSM transitions and input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then from the set there is selected the pair of states which best matches the criteria of minimizing. In the paper, the conditions of state equivalence are presented. Two FSM states can be merged only if they are equivalent. It should be noted that the wait states can be formed at the merging of FSM states. This method allows reducing the number of internal states of the initial FSM by 1.16 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.27 times. The comparison of the proposed method with the program STAMINA shows that the offered method does not reduce the number of FSM states, however it allows reducing the number of FSM transitions by 1.40 times on the average. The results of implementation of the minimized FSMs in programmable devices showed that the proposed method allowed building FSMs at lower cost and higher speed than the STAMINA program for CPLD and FPGA devices.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 297-300
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Code generation for CSM/ECSM models in COSMA environment
Generacja kodu programu na podstawie modelu CSM/ECSM w środowisku COSMA
Autorzy:
Grabski, W.
Nowacki, M.
Powiązania:
https://bibliotekanauki.pl/articles/305423.pdf
Data publikacji:
2007
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
weryfikacja
COSMA
generacja kodu
CSM
ECSM
automaty skończenie stanowe
model checking
code generation
FSM
Opis:
The COSMA software environment, developed in the Institute of Computer Science, WUT, was designed primarily for model checking of reactive systems specified in terms of Concurrent State Machines (CSM). However, COSMA supports also Extended CSM (ECSM). The extensions allow for using complex data types and pieces of C/C++ code, attributed to CSM states and/or transitions. Because of these extensions, ECSM models cannot be verifed by model checking, but they can be used as an intermediate step in code generation. The underlying CSM represent then the flow of control within cooperating components and the communication among them while the extensions specify the data structures and the details of their processing. The paper discusses the code generation from ECSM diagrams. The approach is illustrated with an example.
Środowisko COSMA, rozwijane w Instutycie Informatyki Politechniki Warszawskiej, powstało z myślą o weryfikacji modeli (model checking) systemów reaktywnych specyfikowanych przy pomocy automatów CSM (Concurrent State Machines) jak i ich rozszerzonej wersji (ECSM - Extended CSM). Rozszerzenie CSM o złożone struktury danych, atrybuty związane z przejściami i stanami oraz możliwość bezpośredniego użycia kody w C/C++ powodują, że model wyrażony w ECSM nie może być formalnie weryfikowany, a jedynie stanowić krok pośredni przy generacji kodu. W takim podejściu model CSM reprezentuje sterowanie i komunikację pomiędzy modułami systemu, podczas gdy ECSM - dane i szczegóły przetwarzania. Artykuł omawia generację kodu z modelu ECSM zilustrowaną przykładem.
Źródło:
Computer Science; 2007, 8, Spec. Ed; 49-59
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Experimental and numerical (FSM) investigations of thin-walled beams with double-box flanges
Badania doświadczalne i numeryczne (FSM) belek cienkościennych z półkami skrzynkowymi
Autorzy:
Paczos, P.
Powiązania:
https://bibliotekanauki.pl/articles/281963.pdf
Data publikacji:
2013
Wydawca:
Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej
Tematy:
thin walled beams
FSM
experimental investigations
Opis:
In the paper, experimental and numerical investigations of thin-walled beams with doublebox flanges were presented. They were a continuation of researches conducted at the Unit of Strength of Materials and Structures at Poznan University of Technology. Numerical results obtained with the Finite Strip Method (FSM) were compared with experimental ones and used for validation of analytical solutions.
W pracy przedstawiono badania doświadczalne i numeryczne belek cienkościennych z półkami skrzynkowymi. Zagadnienie to jest kontynuacją badań przeprowadzonych w Zakładzie Wytrzymałości Materiałów i Konstrukcji Politechniki Poznańskiej. Wyniki numeryczne otrzymane z wykorzystaniem metody pasm skończonych porównano z wynikami uzyskanymi z eksperymentu, a następnie użyto do weryfikacji rozwiązań analitycznych.
Źródło:
Journal of Theoretical and Applied Mechanics; 2013, 51, 2; 497-504
1429-2955
Pojawia się w:
Journal of Theoretical and Applied Mechanics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Finite state machines power dissipation classification
Klasyfikacja poboru mocy automatów skończonych
Autorzy:
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/341139.pdf
Data publikacji:
2012
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
moc w automatach skończonych
automaty skończone
klasyfikacja mocy
power dissipation
FSM
power classification
Opis:
Reduction of the power consumption of digital system can be obtained in many ways. Integrated circuits fabricated in CMOS technology consume power when the state of the output of logic element (gate or ?ip-?op) changes into opposite. Therefore minimizing the number of such changes lead to a reduction of the power consumption. In this paper is presented research of dependence the power dissipation infinite state machines (FSMs) on both probabilities of ones on input lines and probabilities of changes in the input value. The classification scheme for graphs obtained for those dependencies is also proposed. This classification can be used for testing the results of the power reduction process as well as testing the behavior of finite state machine while changing the statistical properties of input signals. Proposed classification can also be used for developing new methods and algorithms of reducing the power dissipation infinite state machines.
Zmniejszenie zużycia energii układu cyfrowego można uzyskać na wiele sposobów. Układy scalone wykonane w technologii CMOS zużywają moc, gdy stan na wyjściu elementu logicznego (bramki lub przerzutnika) zmienia się na przeciwny. Dlatego ´ zmniejszenie liczby takich zmian prowadzi do zmniejszenia zużycia energii. W niniejszym artykule zaprezentowano badania zależności mocy pobieranej przez automat sko ńczony od prawdopodobieństw występowania jedynek logicznych na liniach wejściowych i prawdopodobieństwa zmiany wartości na liniach wejściowych. Zaproponowano również klasyfikację wykresów uzyskanych dla wymienionych zależności. Klasyfikacja ta może być zastosowana do oceny wyników procesu redukcji energii oraz sprawdzenia zachowania automatu skończonego przy zmianie właściwo ści statystycznych sygnałów wejściowych. Zaproponowana klasyfikacja może być również użyta do stworzenia nowych metod i algorytmów zmniejszenia poboru mocy w automatach skończonych.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2012, 9; 31-44
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Finite-state State Machines Minimization by Using of Values of Input Variables at State Assignment
Autorzy:
Salauyou, V.
Ostapczuk, M.
Powiązania:
https://bibliotekanauki.pl/articles/114436.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
finite state machine (FSM)
programmable gate array (FPGA)
state assignment
area minimization
state splitting
Opis:
In this paper, we propose a method of FSM synthesis on field programmable gate arrays (FPGAs) when input variables are used for state assignment. For this purpose we offer a combined structural model of class A and class E FSMs. This paper also describes in detail algorithms for synthesis a class AE FSM which consists of splitting of internal states for performance of necessary conditions for synthesis of the class E FSM and state assignment of the class AE FSM. It is shown that the proposed method reduces the area for all families of FPGAs by a factor of 1.19…1.39 on average and by a factor of 3.00 for certain families.
Źródło:
Measurement Automation Monitoring; 2017, 63, 5; 195-197
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Framework for RIDM within functional safety management process
Autorzy:
Barnert, T.
Kosmowski, K.
Śliwiński, M.
Powiązania:
https://bibliotekanauki.pl/articles/2069134.pdf
Data publikacji:
2012
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
functional safety
functional safety management
FSM
safety integrity level
SIL
risk informed decision making
RIDM
safety
security
uncertainty
Opis:
The functional safety management in life cycle is a complex process starting with identifying hazards and defining safety-related functions (SRFs) with regard to the results of risk assessment oriented at determining the safety integrity level of consecutive functions. Another element of such process is a verification of required SIL for considered architectures of safety-related system that implements given safety function. Due to complexity of the problem, to overcome difficulties in safety-related decision making often under considerable uncertainties, usually without taking into account security aspects, we propose to apply the RIDM methodology oriented on functional safety management of programmable control and protection systems in life cycle taking into some more important risk-related factors identified.
Źródło:
Journal of Polish Safety and Reliability Association; 2012, 3, 2; 217--226
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware reduction for LUT-based mealy FSMs
Autorzy:
Barkalov, A.
Titarenko, L.
Mielcarek, K.
Powiązania:
https://bibliotekanauki.pl/articles/331362.pdf
Data publikacji:
2018
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
Mealy FSM
FPGA
LUT
partition
encoding collection
output variables
automat Mealy'ego
zbiór kodowany
zmienne wyjściowe
Opis:
A method is proposed targeting a decrease in the number of LUTs in circuits of FPGA-based Mealy FSMs. The method improves hardware consumption for Mealy FSMs with the encoding of collections of output variables. The approach is based on constructing a partition for the set of internal states. Each state has two codes. It diminishes the number of arguments in input memory functions. An example of synthesis is given, along with results of investigations. The method targets rather complex FSMs, having more than 15 states.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2018, 28, 3; 595-607
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving characteristics of LUT-based Mealy FSMs
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mielcarek, Kamil
Powiązania:
https://bibliotekanauki.pl/articles/1838158.pdf
Data publikacji:
2020
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
FPGA
LUT
Mealy FSM
structural decomposition
two fold state assignment
energy consumption
FSM
dekompozycja strukturalna
zużycie energii
Opis:
Practically, any digital system includes sequential blocks represented using a model of finite state machine (FSM). It is very important to improve such FSM characteristics as the number of logic elements used, operating frequency and consumed energy. The paper proposes a novel technology-dependent design method targeting a decrease in the number of look-up table (LUT) elements and their levels in logic circuits of FPGA-based Mealy FSMs. It produces FSM circuits having three levels of logic blocks. Also, it produces circuits with regular systems of interconnections between the levels of logic. The method is based on dividing the set of internal states into two subsets. Each subset corresponds to a unique part of an FSM circuit. Only a single LUT is required for implementing each function generated by the first part of the circuit. The second part is represented by a multi-level circuit. The proposed method belongs to the group of two-fold state assignment methods. Each internal state is encoded as an element of the set of states and as an element of some of its subsets. A binary state assignment is used for states corresponding to the first part of the FSM circuit. The one-hot assignment is used for states corresponding to the second part. An example of FSM synthesis with the proposed method is shown. The experiments with standard benchmarks are conducted to analyze the efficiency of the proposed method. The results of experiments show that the proposed approach leads to diminishing the number of LUTs in the circuits of rather complex Mealy FSMs having more than 15 internal states. The positive property of this method is a reduction in energy consumption (without any overhead cost) and an increase in operating frequency compared with other investigated methods.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2020, 30, 4; 745-759
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2173598.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; art. no. e136728
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2090732.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; e136728, 1--12
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving the LUT count for Mealy FSMs with transformation of output collections
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Powiązania:
https://bibliotekanauki.pl/articles/2172120.pdf
Data publikacji:
2022
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
Mealy FSM
FPGA
LUT
state code
FSM
kod stanu
Opis:
A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2022, 32, 3; 479--494
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Matrix implementation of Moore FSM with expansion of coding space
Macierzowa implementacja automatu Moorea z rozszerzeniem przestrzeni kodowania
Autorzy:
Barkalov, A. A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/154601.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
sieć działań
stany pseudorównoważne
układ logiczny
Moore FSM
graph-scheme of algorithm
pseudoequivalent states
customized matrices
logic circuit
Opis:
The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 694-696
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Minimization of finite state machines by states merging
Autorzy:
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/114664.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
finite state machine
minimization
state merging
FSM transitions
FSM input variables
digital systems
Opis:
The paper presents a method for minimization of finite state machines (FSMs) with unspecified values of output variables. The proposed method is based on merging of two states. In addition to reduction of the FSM states, the method also allows reducing the number of FSM transitions and FSM input variables. This method enables reducing the number of internal states of the initial FSM by 1.22 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.32 times, and on occasion may amount to 2.27 times. The comparison of the method with the program STAMINA shows that the offered method allows decreasing the number of FSM transitions by 1.55 times on the average, and by 3.92 times on occasion.
Źródło:
Measurement Automation Monitoring; 2016, 62, 5; 179-181
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 34

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies