Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "FSM" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 34
Tytuł:
System performance requirements: A standards-based model for early identification, allocation to software functions and size measurement
Autorzy:
Al-Sarayreh, Khalid T.
Meridji, Kenza
Abran, Alain
Trudel, Sylvie
Powiązania:
https://bibliotekanauki.pl/articles/384087.pdf
Data publikacji:
2020
Wydawca:
Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej
Tematy:
non-functional requirements
NFR
performance requirements
international standards
Softgoal Interdependency Graphs
SIGs
COSMIC-FSM
COSMIC-SOA
Opis:
Background: In practice, the developers focus is on early identification of the functional requirements (FR) allocated to software, while the system non-functional requirements (NFRs) are left to be specified and detailed much later in the development lifecycle. Aim: A standards-based model of system performance NFRs for early identification and measurement of FR-related performance of software functions. Method: 1) Analysis of performance NFR in IEEE and ECSS standards and the modeling of the identified system/software performance functions using Softgoal Interdependency Graphs. 2) Application of the COSMIC-FSM method (e.g., ISO 19761) to measure the functional size of the performance requirements allocated to software functions. 3) Use of the COSMIC-SOA guideline to tailor this framework to service-oriented architecture (SOA) for performance requirements specification and measurement. 4) Illustration of the applicability of the proposed approach for specification and measurement of system performance NFR allocated to the software for an automated teller machine (ATM) in an SOA context. Results: A standards-based framework for identifying, specifying and measuring NFR system performance of software functions. Conclusion: Such a standards-based system performance reference framework at the function and service levels can be used early in the lifecycle by software developers to identify, specify and measure performance NFR.
Źródło:
e-Informatica Software Engineering Journal; 2020, 14, 1; 117-148
1897-7979
Pojawia się w:
e-Informatica Software Engineering Journal
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware reduction for LUT-based mealy FSMs
Autorzy:
Barkalov, A.
Titarenko, L.
Mielcarek, K.
Powiązania:
https://bibliotekanauki.pl/articles/331362.pdf
Data publikacji:
2018
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
Mealy FSM
FPGA
LUT
partition
encoding collection
output variables
automat Mealy'ego
zbiór kodowany
zmienne wyjściowe
Opis:
A method is proposed targeting a decrease in the number of LUTs in circuits of FPGA-based Mealy FSMs. The method improves hardware consumption for Mealy FSMs with the encoding of collections of output variables. The approach is based on constructing a partition for the set of internal states. Each state has two codes. It diminishes the number of arguments in input memory functions. An example of synthesis is given, along with results of investigations. The method targets rather complex FSMs, having more than 15 states.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2018, 28, 3; 595-607
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Optimization of Moore finite-state-machine matrix circuit
Optymalizacja macierzowego układu skończonego automatu stanu typu Moorea
Autorzy:
Barkalov, A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/155022.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
sieć działań
stany pseudorównoważne
układ logiczny
Moore FSM
graph-scheme of algorithm
pseudoequivalent states
customized matrices
logic circuit
Opis:
The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 939-941
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of Finite State Machines with use of pseudoequivalent states
Synteza skończonych automatów stanów z wykorzystaniem pseudorównoważnych stanów
Autorzy:
Barkalov, A.
Powiązania:
https://bibliotekanauki.pl/articles/151612.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Moore FSM
logic synthesis
state assignment
CPLD
automat Moore'a
synteza logiczna
Opis:
A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1198-1202
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of Moore finite state machine with transformation of extended state codes
Synteza skończonego automatu stanu typu Moorea z transformacją rozszerzonej przestrzeni kodowej
Autorzy:
Barkalov, A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/153066.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
CPLD
stany pseudorównoważne
makrokomórka PAL
Moore FSM
pseudoequivalent states
classes
PAL macrocells
hardware reduction
Opis:
The method for reduction of the number of programmable array logic macrocells in a microprogrammed Moore finite state machine circuit is proposed. It is based on representation of the state code as a concatenation of a code for the class of pseudoequivalent states and a code of states inside this class. Such an approach allows eliminating the dependence between states and microoperations. The special code converter is used for formation of microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz bardziej złożonych układów cyfrowych, takich jak złożone programowalne układy cyfrowe, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych (ang. Programmable Array Logic, PAL). Jedną z osobliwości PAL jest ograniczona ilość termów [6, 7]. Dla tego jest potrzebna minimalizacja realizowanych funkcji. Układ automatu Moore'a składa się z bloku funkcji wzbudzenia pamięci (BFWP) i bloku mikrooperacji (BMO) (rys. 1), które są implementowane przy użyciu makrokomórek PAL. Znane metody syntezy automatu Moore'a mogą optymalizować tylko jeden z bloków. W artykule proponowana jest metoda zorientowana na redukcję ilości makrokomórek PAL potrzebnych do implementacji skończonego automatu stanu typu Moore'a. Ta metoda bazuje na przedstawieniu kodu stanu jako konkatenacji kodu klasy stanów pseudo-równoważnych i kodu stanów wewnątrz tej klasy. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. Dla formowania mikrooperacji został użyty specjalny przetwornik kodów (rys. 2). Zaproponowane podejście pozwala zoptymalizować blok wejściowych funkcji pamięci i blok mikrooperacji . Artykuł przedstawia także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 652-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of Moore FSM with encoding of collections of microoperations implemented with ASIC
Syneza skończonego automatu stanu typu Moorea z kodowaniem zbiorów mikrooperacji implementowanego w układach o strukturze matrycowej
Autorzy:
Barkalov, A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/153443.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
sieć działań
stany pseudorównoważne
układ logiczny
Moore FSM
graph-scheme of algorithm
pseudoequivalent states
customized matrices
Opis:
The method for reduction of hardware amount in logic circuit of the Moore finite state machine is proposed. The method is oriented on customized matrix technology. It is based on representation of the next state code as a concatenation of the code for class of collection of microoperations and the code of the vertex. Such an approach allows elimination of a dependence between states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized.
: Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze matrycowej. Ta metoda jest oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klas zbiorów mikrooperacji i kodów wierzchołków. Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego. Oprócz tego przy zastosowaniu danej metody nie istnieje zależność między kodami stanów i kodami zbiorów mikrooperacji co pozwala zmniejszyć liczbę termów w bloku mikrooperacji. Artykuł przedstawia także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 514-518
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Matrix implementation of Moore FSM with expansion of coding space
Macierzowa implementacja automatu Moorea z rozszerzeniem przestrzeni kodowania
Autorzy:
Barkalov, A. A.
Titarenko, L.
Hebda, O.
Powiązania:
https://bibliotekanauki.pl/articles/154601.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat typu Moore'a
sieć działań
stany pseudorównoważne
układ logiczny
Moore FSM
graph-scheme of algorithm
pseudoequivalent states
customized matrices
logic circuit
Opis:
The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 694-696
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Optymalizacja skończonych automatów Moorea w układach CPLD
Optimization of logic circuit of Moore FSM on CPLD
Autorzy:
Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
Powiązania:
https://bibliotekanauki.pl/articles/155570.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
CPLD
wbudowany blok pamięci
algorytmiczna sieć działań
FSM
embedded memory blocks
flow-chart of algorithm
Opis:
W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy skończonych automatów stanów z wyjściami typu Moore'a. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 136-138
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving characteristics of LUT-based Mealy FSMs
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mielcarek, Kamil
Powiązania:
https://bibliotekanauki.pl/articles/1838158.pdf
Data publikacji:
2020
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
FPGA
LUT
Mealy FSM
structural decomposition
two fold state assignment
energy consumption
FSM
dekompozycja strukturalna
zużycie energii
Opis:
Practically, any digital system includes sequential blocks represented using a model of finite state machine (FSM). It is very important to improve such FSM characteristics as the number of logic elements used, operating frequency and consumed energy. The paper proposes a novel technology-dependent design method targeting a decrease in the number of look-up table (LUT) elements and their levels in logic circuits of FPGA-based Mealy FSMs. It produces FSM circuits having three levels of logic blocks. Also, it produces circuits with regular systems of interconnections between the levels of logic. The method is based on dividing the set of internal states into two subsets. Each subset corresponds to a unique part of an FSM circuit. Only a single LUT is required for implementing each function generated by the first part of the circuit. The second part is represented by a multi-level circuit. The proposed method belongs to the group of two-fold state assignment methods. Each internal state is encoded as an element of the set of states and as an element of some of its subsets. A binary state assignment is used for states corresponding to the first part of the FSM circuit. The one-hot assignment is used for states corresponding to the second part. An example of FSM synthesis with the proposed method is shown. The experiments with standard benchmarks are conducted to analyze the efficiency of the proposed method. The results of experiments show that the proposed approach leads to diminishing the number of LUTs in the circuits of rather complex Mealy FSMs having more than 15 internal states. The positive property of this method is a reduction in energy consumption (without any overhead cost) and an increase in operating frequency compared with other investigated methods.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2020, 30, 4; 745-759
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2173598.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; art. no. e136728
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2090732.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; e136728, 1--12
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving the LUT count for Mealy FSMs with transformation of output collections
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Powiązania:
https://bibliotekanauki.pl/articles/2172120.pdf
Data publikacji:
2022
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
Mealy FSM
FPGA
LUT
state code
FSM
kod stanu
Opis:
A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2022, 32, 3; 479--494
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Framework for RIDM within functional safety management process
Autorzy:
Barnert, T.
Kosmowski, K.
Śliwiński, M.
Powiązania:
https://bibliotekanauki.pl/articles/2069134.pdf
Data publikacji:
2012
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
functional safety
functional safety management
FSM
safety integrity level
SIL
risk informed decision making
RIDM
safety
security
uncertainty
Opis:
The functional safety management in life cycle is a complex process starting with identifying hazards and defining safety-related functions (SRFs) with regard to the results of risk assessment oriented at determining the safety integrity level of consecutive functions. Another element of such process is a verification of required SIL for considered architectures of safety-related system that implements given safety function. Due to complexity of the problem, to overcome difficulties in safety-related decision making often under considerable uncertainties, usually without taking into account security aspects, we propose to apply the RIDM methodology oriented on functional safety management of programmable control and protection systems in life cycle taking into some more important risk-related factors identified.
Źródło:
Journal of Polish Safety and Reliability Association; 2012, 3, 2; 217--226
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
Implementation of output register of digital circuit of FSM with verticalized microinstructions
Autorzy:
Bukowiec, A.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/156288.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
rejestr
FSM
control unit
register
Opis:
W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 565-568
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza automatów stanów typu Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microinstructions
Autorzy:
Bukowiec, A.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/155643.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD
Opis:
W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 115-117
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 34

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies