Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "DFG (data flow graph)" wg kryterium: Temat


Wyświetlanie 1-3 z 3
Tytuł:
Scheduling of synchronous dataflow graphs for datapath synthesis
Autorzy:
Maslennikowa, N.
Sergiyenko, A.
Powiązania:
https://bibliotekanauki.pl/articles/118384.pdf
Data publikacji:
2015
Wydawca:
Politechnika Koszalińska. Wydawnictwo Uczelniane
Tematy:
data flow graph
DFG (data flow graph)
synchronous dataflow graphs
SDFs
matrix
pipelined datapath design
graf zależności informacyjnych
DFG
synchroniczny graf zależności informacyjnych
macierz
projektowanie potokowej jednostki przetwarzającej
Opis:
A method of the schedule searching is proposed, which is based on the properties of the spatial SDF. The method is based on the SDF representation in the multidimensional space. The dimensions of this space are spatial coordinate of the processing unit, time moment of the operator calculation, and operator type. During the synthesis, the nodes are placed in the space according to a set of rules, providing the minimum hardware volume for the given number of clock cycles in the algorithm period. The resulting spatial SDF is described by VHDL language and is modeled and compiled using proper CAD tools. The method is successfully proven by the synthesis of a set of FFT processors, IIR filters, and other pipelined datapaths for FPGA.
Zaproponowany sposób poszukiwania opiera się na właściwościach przestrzennych SDF. Metoda ta bazuje na SDF prezentacji w przestrzeni wielowymiarowej. Wymiarami danej przestrzeni są współrzędne jednostki przetwarzającej, czas momentu obliczeniowego operatora oraz typ operatora. Podczas syntezy, węzły są umieszczone w przestrzeni zgodnie z zestawem reguł, dając minimalną częstotliwość pracy zegara systemowego podczas wykonywania algorytmu. Powstały przestrzenny SDF jest opisany przez język VHDL i jest modelowany i skompilowany przy użyciu odpowiednich narzędzi CAD. Ta metoda jest pomyślnie sprawdzona przez syntezę zestawu procesorów FFT, filtrów IIR, oraz innych potokowych jednostek przetwarzających płytki FPGA.
Źródło:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2015, 8; 53-60
1897-7421
Pojawia się w:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
A common intermediate representation of LD and SFC programs for hardware synthesis purposes
Autorzy:
Milik, A.
Powiązania:
https://bibliotekanauki.pl/articles/151128.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
diagram stykowy
LD
sekwencyjny schemat funkcji
SFC
synteza logiczna wysokiego poziomu
graf przepływu danych
DFG
FPGA
układy rekonfigurowane
PLC
high level logic synthesis
DFG (data flow graph)
data flow graph
ladder diagram
Opis:
W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.
The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 799-802
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Loop profiling tool for HPC code inspection as an efficient method of FPGA based acceleration
Autorzy:
Pietroń, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/929582.pdf
Data publikacji:
2010
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
HPC
HPRC
obliczanie wysokowartościowe
obliczanie rekonfigurowalne
przetwarzanie danych
loop profiling
Mitrion-C
DFG (data flow graph)
Opis:
This paper presents research on FPGA based acceleration of HPC applications. The most important goal is to extract a code that can be sped up. A major drawback is the lack of a tool which could do it. HPC applications usually consist of a huge amount of a complex source code. This is one of the reasons why the process of acceleration should be as automated as possible. Another reason is to make use of HLLs (High Level Languages) such as Mitrion-C (Mohl, 2006). HLLs were invented to make the development of HPRC applications faster. Loop profiling is one of the steps to check if the insertion of an HLL to an existing HPC source code is possible to gain acceleration of these applications. Hence the most important step to achieve acceleration is to extract the most time consuming code and data dependency, which makes the code easier to be pipelined and parallelized. Data dependency also gives information on how to implement algorithms in an FPGA circuit with minimal initialization of it during the execution of algorithms.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2010, 20, 3; 581-589
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-3 z 3

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies