Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "CORDIC" wg kryterium: Temat


Wyświetlanie 1-9 z 9
Tytuł:
Implementacja szybkiej transformacji Fouriera o parametryzowanym rozmiarze w układach FPGA
Implementation of fast Fourier transform of configurable size in FPGA circuits
Autorzy:
Rzepka, D.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/151898.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FFT
FPGA
CORDIC
Opis:
W artykule przedstawiono przykład implementacji szybkiej transformacji Fouriera w układach FPGA. Operacja obrotu liczby zespolonej o dany kąt wykonywana podczas obliczeń FFT jest realizowana za pomocą modułu CORDIC. Dokonano analizy błędów zaokrągleń dla algorytmu CORDIC i mnożenia zespolonego, wykorzystywanych przy rotacji wektorów zespolonych. Główną motywacją niniejszej implementacji było współdzielenie zasobów pamięci BRAM pomiędzy różne zadania (nie tylko FFT) w ramach całego systemu zbudowanego w pakiecie EDK firmy Xilinx.
The paper presents hardware implementation of the Fast Fourier Transform (FFT) implemented in FPGAs. The FFT module is based on the CORDIC [4], therefore there is no need to store sin(?) coefficients. The main idea besides designing this FFT module was to share FPGA internal memory resources between different modules, e.g. FFT, Procedure of Linear Decimation [8]. This is a very important issue as FFT operation is one of many computation tasks performed by the embedded system [8], and internal memory resources are critical. Apart from it, for large FFT size (216), the external memory must be used. Therefore a special control and address counters were designed in order to allow internal and external memory transfers. The proposed FFT module calculates one butterfly operation per clock cycle (assuming internal memory transfers), therefore it is not speed optimized, nevertheless it is still much quicker than only MicroBlaze based implementation and it satisfies the system requirements. This paper presents also the computation error analysis.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 600-602
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Obliczanie modułu liczby zespolonej w FPGA z użyciem algorytmu CORDIC
Computation of magnitude of complex number in FPGA using cordic
Autorzy:
Czyżak, M.
Smyk, R.
Powiązania:
https://bibliotekanauki.pl/articles/377349.pdf
Data publikacji:
2015
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
moduł liczby zespolonej
CORDIC
FPGA
Opis:
W pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanej wersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowano zależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetyki zmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia maksymalnego błędu. Wartość korekcji jest ustalana na podstawie stosunku współrzędnych uzyskanych po piątym stopniu iteracyjnym. Korekcja pozwala na około dwukrotną redukcję błędu maksymalnego. W pracy pokazano też przykładową architekturę układu realizującego zmodyfikowany algorytm w układzie FPGA.
The work presents computation of the magnitude of complex numbers with a modified version of the CORDIC algorithm using five iteration steps. A relationship between the error and the number of CORDIC iterations for floating point arithmetic was examined as well as the impact of using the integer arithmetic. The proposed modification of the algorithm for integer arithmetic relies upon the introduction of a correction after performing the assumed number CORDIC iterations The correction value is established upon the approximate quotient of coordinates obtained after the fifth iteration step. Such correction allows to reduce the maximum error approximately by half. The architecture implementing the algorithm in the FPGA is also shown.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2015, 84; 161-171
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Badanie dokładności rotatora opartego na algorytmie CORDIC w systemie o skończonej precyzji obliczeń
Autorzy:
Poczekajło, P.
Powiązania:
https://bibliotekanauki.pl/articles/118396.pdf
Data publikacji:
2016
Wydawca:
Politechnika Koszalińska. Wydawnictwo Uczelniane
Tematy:
rotator
algorytm CORDIC
skończona precyzja obliczeń
dokładność
rotators
CORDIC algorithm
finite-precision arithmetic
accuracy
Opis:
W artykule dokonano pomiaru dokładności algorytmu CORDIC stosowanego do realizacji rotatora używanego m.in. w dedykowanych systemach CPS. Badania dotyczyły implementacji struktury w układzie o skończonej precyzji obliczeń. Wykonane zostały szczegółowe pomiary wyników algorytmu dla poszczególnych iteracji oraz dokonano ogólnej analizy dla większej grupy losowej. Przedstawione wyniki dały podstawę do oceny prawidłowego działania algorytmu oraz wykazały zalety i wady takiego podejścia do realizacji sprzętowej rotatorów.
In this paper, the accuracy of the CORDIC algorithm is measured and present. This algorithm is used to the rotation realization, which is utilized e.g. in dedicated DSP systems. The research is related to the structure implementation in a system with finite-precision arithmetic. Detailed measurements of the results of the algorithm for each iteration are made and also general analysis of a larger random group is presented. The results allow to rate CORDIC algorithm and show pros and cons this approach to hardware realization of rotation.
Źródło:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2016, 10; 187-192
1897-7421
Pojawia się w:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Efficient FPGA Implementation of Recursive Least Square Adaptive Filter Using Non-Restoring Division Algorithm
Autorzy:
Thannoon, Harith H.
Hashim, Ivan A.
Powiązania:
https://bibliotekanauki.pl/articles/27311979.pdf
Data publikacji:
2023
Wydawca:
Polska Akademia Nauk. Czasopisma i Monografie PAN
Tematy:
Adaptive filter
RLS
AP
CORDIC
non-restoring
Opis:
In this paper, Recursive Least Square (RLS) and Affine Projection (AP) adaptive filters are designed using Xilinx System Generator and implemented on the Spartan6 xc6slx16- 2csg324 FPGA platform. FPGA platform utilizes the non-restoring division algorithm and the COordinate Rotation DIgital Computer (CORDIC) division algorithm to perform the division task of the RLS and AP adaptive filters. The Non-restoring division algorithm demonstrates efficient performance in terms of convergence speed and signal-to-noise ratio. In contrast, the CORDIC division algorithm requires 31 cycles for division initialization, whereas the non-restoring algorithm initializes division in just one cycle. To validate the effectiveness of the proposed filters, a set of ten ECG records from the BIT-MIT database is used to test their ability to remove Power Line Interference (PLI) noise from the ECG signal. The proposed adaptive filters are compared with various adaptive algorithms in terms of Signal-to-Noise Ratio (SNR), convergence speed, residual noise, steady-state Mean Square Error (MSE), and complexity.
Źródło:
International Journal of Electronics and Telecommunications; 2023, 69, 4; 811--817
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sterowanie silnikiem indukcyjnym z wykorzystaniem układu reprogramowalnego FPGA
Induction motor control using reconfigurable FPGA system
Autorzy:
Lis, J.
Kowalski, C. T.
Powiązania:
https://bibliotekanauki.pl/articles/2077274.pdf
Data publikacji:
2007
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:
sterowanie silnikiem indukcyjnym
silnik indukcyjny
FPGA
algorytm CORDIC
Opis:
The paper deals with the application of the reconfigurable system i.e. FPGA matrix to the induction motor control. The classical approach based on the microcontroller technique, in which the control algorithms are sequentially executed, has been compared with the FPGA application capable of performing parallel calculations. The algorithms and techniques enabling implementation of SVM vector modulation in FPGA are presented. The coordinates' transformations have conducted by means of the CORDIC algorithm. The discussion of the laboratory tests' results takes advantage of the simple scalar control system. The Xilinx Virtex II by National Instruments was used.
Źródło:
Maszyny Elektryczne: zeszyty problemowe; 2007, 77; 135-141
0239-3646
2084-5618
Pojawia się w:
Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analysis and application of real-time compensation of positioning precision of the turntable with a harmonic function
Autorzy:
Zhou, Yi
Zhu, Weibin
Shu, Yi
Huang, Yao
Zou, Wei
Xue, Zi
Powiązania:
https://bibliotekanauki.pl/articles/2173885.pdf
Data publikacji:
2022
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
harmonic function
positioning error
compensation
real-time
CORDIC
Opis:
In order to guarantee the accuracy of turntable angle measurement, a real-time compensation method for turntable positioning precision based on harmonic analysis is proposed in this paper. Firstly, the principle and feasibility of the real-time compensation method are analysed, and a detailed description of harmonic compensation is provided herein. Secondly, we analyse the relationships between the surface number of the polygon with the compensation order of the harmonic function and its corresponding compensation accuracy. The effects of the iterations number and the data width on calculation accuracy in the coordinate rotation digital computer (CORDIC) algorithm are analysed and the quantization models of the approximation error and rounding error of the CORDIC algorithm are established. Then, the calculation of the harmonic error function and real-time compensation processes are implemented on a field programmable gate array (FPGA) chip. The resource occupation and time delay of the phase angle calculation and the harmonic component calculation are discussed separately. Finally, the validity of the harmonic compensation method is proven through comparing the compensation effect with that of linear interpolation and the polynomial compensation method. The influences of the compensation order, the iterations number and the data width on the compensation results are demonstrated by simulation. A test platform with a laboratory-made FPGA circuit is built to evaluate the effect of real-time compensation with the harmonic function and the positioning error compensation can be performed within 760 ns. The results confirmed the effectiveness of the harmonic compensation method, revealing an improvement of the positioning precision from 54.21ʹʹ to 1.63ʹʹ, equivalent to 96.99% reduction in positioning error.
Źródło:
Metrology and Measurement Systems; 2022, 29, 3; 553--571
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
Obliczanie modułu liczb zespolonych w FPGA przy zastosowaniu algorytmu CORDIC
Autorzy:
Czyżak, M.
Smyk, R.
Powiązania:
https://bibliotekanauki.pl/articles/267681.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
magnitude of complex number
CORDIC
FPGA
moduł liczby zespolonej
Opis:
In this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed in order to reduce the maximum error. The correction value is derived using the coordinate and magnitude values obtained after the fifth iteration. The correction allows to reduce the maximum error by about 79%. The exemplary FPGA implementation of the modified algorithm is also presented.
W pracy zaprezentowano obliczanie modułu liczb zespolonych przy zastosowaniu zmodyfikowanego algorytmu CORDIC, który wykorzystuje tylko pięć iteracji. Podano związek między błędem aproksymacji a liczbą iteracji dla arytmetyki zmiennoprzecinkowej i całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia błędu maksymalnego. Korekcja jest wprowadzana na podstawie współrzędnych otrzymanych po piątym stopniu algorytmu. Pokazano także przykładową implementacje algorytmu w FPGA.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 47; 35-38
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja transformacji Clarka i Parka
Hardware implementation of the Clarke and Park transformations
Autorzy:
Góra, G.
Karpiel, G.
Mars, P.
Sitek, R.
Goczał, M.
Powiązania:
https://bibliotekanauki.pl/articles/1199661.pdf
Data publikacji:
2017
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:
transformacja Clarka
Transformacja Parka
FPGA
CORDIC
Clarke Transform
Park transform
Opis:
The FPGA chip utilization as a hardware platform enables the parallel processing of tasks and multiple systems on a single chip implementation. These advantages of the reprogrammable chips led authors to present the concept of the system, which allows the implementation of multiple controllers for the small and medium power direct drives on a single physical system. The Clarke and Park transformations implementation is essential to gives the possibility to design the working in current mode controllers for the proposed system. The designed module elements for hardware transformation of phase currents to the (d,q) coordinates are: component utilizing CORDIC algorithm for the calculation of trigonometric functions values of the input angle, the implemented sequential multiplication algorithm as well as the state machine which aims to determine the transform using the previously described components and basic arithmetic and logic operations. In order to verify the implemented hardware module, the system based on soft-processor Nios II was prepared which enables: preparation of pseudo-random input data, verification of the correctness of the obtained results, and the transformation execution time measurement of the tested module. In the conclusion, the obtained numerical errors were discussed as well as advantages and disadvantages of the developed module was presented.
Wykorzystanie układu FPGA jako platformy sprzętowej pozwala na równoległe przetwarzanie zadań oraz implementację wielu systemów na jednym układzie fizycznym. Te zalety układów reprogramowalnych skłoniły autorów do przedstawienia koncepcji systemu, który pozwala na implementację wielu sterowników dla napędów bezpośrednich małych i średnich mocy na jednym układzie fizycznym. Implementacja transformacji Clarka i Parka jest konieczna, aby proponowany system dawał możliwość zaprojektowania sterowników pracujących w trybie prądowym. Elementami zaprojektowanego modułu sprzętowej transformacji prądów fazowych do współrzędnych (d,q) są: komponent wykorzystujący algorytm CORDIC do wyznaczania wartości funkcji trygonometrycznych kąta wejściowego, zaimplementowany algorytm mnożenia sekwencyjnego oraz maszyna stanu, której zadaniem jest wyznaczenie transformaty przy pomocy wcześniej opisanych komponentów oraz podstawowych operacji arytmetycznych i logicznych. W celu weryfikacji zaimplementowanego modułu sprzętowego przygotowano system bazujący na soft procesorze Nios II umożliwiający: przygotowanie pseudolosowych danych wejściowych, weryfikację poprawności otrzymywanych wyników oraz pomiar czasu wykonywania transformacji przez testowany moduł. W podsumowaniu omówiono otrzymane błędy numeryczne oraz przedstawiono zalety i wady opracowanego modułu.
Źródło:
Maszyny Elektryczne: zeszyty problemowe; 2017, 1, 113; 23-28
0239-3646
2084-5618
Pojawia się w:
Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm
Autorzy:
Budyn, D.
Powiązania:
https://bibliotekanauki.pl/articles/155018.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance
Opis:
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-9 z 9

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies