Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "CMOS" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Wyrównaj
Wyświetlanie 1-15 z 86
Tytuł:
Evaluation of MOSFETs with crystalline high-k gate-dielectrics: device simulation and experimental data
Autorzy:
Zaunert, F.
Endres, R.
Stefanov, Y.
Schwalke, U.
Powiązania:
https://bibliotekanauki.pl/articles/308785.pdf
Data publikacji:
2007
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
crystalline high-k gate dielectric
rare-earth oxide
praseodymium oxide
gadolinium oxide
damascene metal gate
CMP
CMOS process
TSUPREM4
MEDICI
interface state density
carrier mobility
remote coulomb scattering
Opis:
The evaluation of the world's first MOSFETs with epitaxially-grown rare-earth high-k gate dielectrics is the main issue of this work. Electrical device characterization has been performed on MOSFETs with high-k gate oxides as well as their reference counterparts with silicon dioxide gate dielectric. In addition, by means of technology simulation with TSUPREM4, models of these devices are established. Current-voltage characteristics and parameter extraction on the simulated structures is conducted with the device simulator MEDICI. Measured and simulated device characteristics are presented and the impact of interface state and fixed charge densities is discussed. Device parameters of high-k devices fabricated with standard poly-silicon gate and replacement metal gate process are compared.
Źródło:
Journal of Telecommunications and Information Technology; 2007, 2; 78-85
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An accurate prediction of high-frequency circuit behaviour
Autorzy:
Yoshitomi, S.
Kimijima, H.
Kojima, K.
Kokatsu, H.
Powiązania:
https://bibliotekanauki.pl/articles/308807.pdf
Data publikacji:
2005
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
electro-magnetic simulation
SPICE
circuit test structure
RF CMOS
EKV2.6-MOS model
spiral inductor
CMOS VCO
Opis:
An accurate way to predict the behaviour of an RF analogue circuit is presented. A lot of effort is required to eliminate the inaccuracies that may generate the deviation between simulation and measurement. Efficient use of computer-aided design and incorporation of as many physical effects as possible overcomes this problem. Improvement of transistor modelling is essential, but there are many other unsolved problems affecting the accuracy of RF analogue circuit modelling. In this paper, the way of selection of accurate transistor model and the extraction of parasitic elements from the physical layout, as well as implementation to the circuit simulation will be presented using two CMOS circuit examples: an amplifier and a voltage controlled oscillator (VCO). New simulation technique, electro-magnetic (EM)-co-simulation is introduced.
Źródło:
Journal of Telecommunications and Information Technology; 2005, 1; 47-62
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Epileptic burst measurement using microelectrodes equipped on a cryogenic microprobe for minimally invasive brain surgery of intractable epilepsy treatment
Autorzy:
Yamakawa, T.
Ishizuka, S.
Grigorievich, Z. L.
Suzuki, M.
Fujii, M.
Powiązania:
https://bibliotekanauki.pl/articles/385222.pdf
Data publikacji:
2009
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
epilepsy
cryogenic surgery
minimally invasive
microelectrodes
CMOS IC
Opis:
A microprobing system, which has the functions of measuring the intracranial EEG(IC-EEG) and freezing brain tissue, is proposed for the minimally invasive brain cryogenic surgery of intractable epilepsy treatment. Two fi76 µm platinum electrodes were equipped on a fi0.8 mm cryogenic probe. Epileptic burst, which was evoked on a brain sample of a rat, was measured by the electrodes. The freezing function was confirmed with the experiments with sliced hippocampus samples of a rat.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 4; 76-79
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Fast Determination of Similarity Between Two Vectors by Means of Analog CMOS Technique
Autorzy:
Wojtyna, R.
Powiązania:
https://bibliotekanauki.pl/articles/226703.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
hardware signal processing
fast Euclidean distance calculation
analog CMOS circuits
Opis:
In this paper, an analog approach to determining a resemblance between two multidimensional vectors is proposed. As the resemblance measure, Euclidean distance is used. The main advantage of the presented method is a very high speed of the Euclidean-distance-measure calculations. The achieved high speed results from the fact that most of arithmetic operations needed to realize the calculations are carried out in parallel. This concerns the required operations of squaring a difference of two corresponding components of the compared vectors. Operating in a transconductane mode (voltage difference squaring transconductors) and a current mode (output square-root extracting circuit), our CMOS circuit is power saving. Its low-power operation results from the fact that sub-circuits of our calculator responsible for the squaring operations (a great number of them in case of large multidimensional vectors) consume no power in the absence of input signals. This takes place when corresponding components of the compared vectors are both equal to zero. The circuit also consumes a reasonably low amount of energy when processing (comparing) a different from zero input data (corresponding vector components). A simplified description of the applied differential squaring transconductors as well as the output current-mode square-root extraction circuit is given and a problem of good cooperation between them is discussed and proper solutions indicated. SPICE simulation results are shown to be in a good agreement with the theory presented.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 417-422
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Power-saving voltage-to-current conversion with the use of CMOS differential amplifier
Autorzy:
Wojtyna, R.
Powiązania:
https://bibliotekanauki.pl/articles/398104.pdf
Data publikacji:
2015
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
analog signal processing
differential amplifier
CMOS electronics
low-power analog circuits
analogowe przetwarzanie sygnałów
wzmacniacz różnicowy
CMOS
obwody niskiego napięcia
Opis:
Differential amplifiers are well known as input stage preamplifiers. This is because they exhibit the ability to reduce unwanted common-mode effects considerably. As a consequence, both noise and input signal of the amplifier can have low values. Proper operation of differential amplifiers is possible when implemented in chip form. For typical use of such CMOS amplifiers, input signals are delivered to differential-pair gate-terminals while tail terminal is used to ensure the required bias of the pair. The paper shows that the roles of gates and tail terminal can be changed. In other words, the tail current can be used as input signal while the gate ones as voltages controlling the amplifier gain. This enables to combine the achievable low noise with power efficient operation of the circuit. Necessary conditions for that are discussed in this paper. Suitability of atypically used differential amplifiers for voltage-to-current conversion is explained. Two examples of CMOS circuits implementing power economic conversion of this type are presented.
Źródło:
International Journal of Microelectronics and Computer Science; 2015, 6, 3; 96-101
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Upgraded low voltage analog Current-to-Voltage converter with negative feedback
Autorzy:
Wojtyna, R.
Powiązania:
https://bibliotekanauki.pl/articles/397781.pdf
Data publikacji:
2017
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
analog signal processing
current-to-voltage converters
feedback theory
analog CMOS electronics
analogowe przetwarzanie sygnałów
przetworniki prądowo-napięciowe
teoria sprzężenia zwrotnego
CMOS
Opis:
In this paper, an improved version of a current to voltage (C-V) converter is proposed. As compared to the previous version, the number of used transistors has been reduced by 1 and equals 7. The main results of this change are: an improvement of the circuit transfer function linearity, reduction the converter input resistance and decrease of the required supply voltage. Improvements in the considered converter results not only from the reduction of the number of the used transistors but also from the proposed realization of the feedback loop. In this way, it was possibly to get a strong loop gain. As a results, the achieved minimum supply voltage has been reduces from 2V, in case of the previous published converter version, to as low level as 1.2 V, in the case of the newly proposed solution. As for the linearity of the C-V transfer function, apart from its strong loop gain, an important role play also output transistors operating in a small drain to source region (linear region). Working in this region, one obtains a quasi linear voltage to current relationship. The theoretical and simulation results are in a good agreement and are promising.
Źródło:
International Journal of Microelectronics and Computer Science; 2017, 8, 2; 80-84
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Versatile low-output-resistance low-voltage current-to-voltage analog converter
Autorzy:
Wojtyna, R.
Powiązania:
https://bibliotekanauki.pl/articles/397867.pdf
Data publikacji:
2016
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
CMOS analog integrated circuits
low-voltage signal processing
current to voltage conversion
transresistor
układy analogowe CMOS
układy scalone CMOS
przetwarzanie sygnałów
konwersja prąd na napięcie
transrezystor
Opis:
The paper presents a simple low-voltage transresistor attractive for on-chip analog-signal-processing. The proposed circuit offers not only an almost rail-to-rail operation and quite good linearity of DC transfer characteristic but also reasonably low value of its output resistance. This enables a voltage mode operation even if the transresistor is loaded by a not necessarily very high loading resistance. The obtained result is due to adding to the transresistor-input-stage a simple rail-to-rail voltage follower. The presented solution is an original proposal of the author. Input stage of the transresistor is built of only 4 MOS transistors and creates a simple quasi-linear current-to-voltage convertor. Output stage of it is built of 9 MOS transistors, plays a role of a very precise atypical voltage follower. In respect of simplicity and headroom, the proposed follower is better than conventional OA-based voltage followers. Preliminary simulation results are in a good agreement with the theory presented.
Źródło:
International Journal of Microelectronics and Computer Science; 2016, 7, 2; 73-78
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of an Ultra-Low Power CT Σ∆ A/D Modulator in 65nm CMOS for Cardiac Pacemakers: From System Synthesis to Circuit Implementation
Autorzy:
Wang, Y.
Cai, H.
Powiązania:
https://bibliotekanauki.pl/articles/226202.pdf
Data publikacji:
2014
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
cardiac pacemaker
CMOS
ultra-low power
analogue-to-digital
Sigma-Delta modulation
continuous-time
Opis:
A high performance, ultra-low power, fully differentia 2nd-order continuous-time Σ∆ analogue-to-digital modulator for cardiac pacemakers is presented in this paper. The entire design procedure is described in detail from the high-level system synthesis in both discrete and continuous-time domain, to the low-level circuit implementation of key functional blocks of the modulator. The power consumption of the designed modulator is rated at 182nA from a 1.2V power supply, meeting the ultra-low power requirement of the cardiac pacemaker applications. A 65nm CMOS technology is employed to implement the Σ∆ modulator. The modulator achieves a simulated SNR of 53.8dB over a 400 Hz signal bandwidth, with 32KHz sampling frequency and an oversampling ratio of 40. The active area of the modulator is 0.45×0.50mm².
Źródło:
International Journal of Electronics and Telecommunications; 2014, 60, 1; 109-115
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony szerokopasmowy nadajnik dla systemu bezprzewodowej rejestracji potencjałów neuronowych
Integrated wideband transmitter for neural recording applications
Autorzy:
Turcza, P.
Młynarczyk, J.
Powiązania:
https://bibliotekanauki.pl/articles/153546.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
telemetria
pomiary neurobiologiczne
zintegrowane układy scalone
CMOS
telemetry
neural recording systems
Opis:
W artykule przedstawiono projekt scalonego szerokopasmowego nadajnika dla systemu bezprzewodowej rejestracji potencjałów neuronowych. Prezentowany nadajnik został zaimplementowany w technologii CMOS 180 nm i pracuje w paśmie 4 GHz z modulacją OOK. Maksymalna oferowana szybkość transmisji sięga 80 Mb/s. Średni pobór mocy, przy szybkości transmisji 20 Mbit/s i zasięgu 4 m wynosi 1,8 mW. Struktura nadajnika zajmuje powierzchnie 0,4 x 0,75 mm2, na której oprócz elementów aktywnych mieszczą się cewki obwodu rezonansowego generatora LC i wzmacniacza RF. Napięcie zasilania układu wynosi od 1,5 V do 1,8 V, co pozwala na zasilanie nadajnika z jednej baterii pastylkowej. Układ sterujący nadajnika zaimplementowano w ultra niskomocowym układzie FPGA firmy Silicon Blue. Zawiera on kodera FEC, moduł przeplotu danych oraz kontroli mocy transmisji.
The paper presents a low power integrated wideband telemetry system for neural recording. The presented system operates in 4 GHz band. It makes use of OOK modulation and offers very high data rate, up to 80 Mbits/s. The proposed system (Fig. 1) consists of an FPGA based controller and an an RF transmitter. The controller implements an FEC encoder, a bit interleaver, a scrambler and a pulse generator driving the RF transmitter. The FEC encoder is based on a bit-serial (233, 255) Reed-Solomon encoder. The scrambler is responsible for producing appropriate numbers of transitions in the transmitted signal to facilitate bit syn-chronization in the receiver. The RF transmitter was implemented in 180 nm CMOS process with an area of 0.4 x 0.75 mm2. It consumes 1.8 mW operating with the 20 Mbits/s data rate and the transmission range set to 4 m. All of the inductors were integrated on the transmit-ter silicon die, so the only external components are power supply bypass capacitors. For the experimental tests of the presented system a dedicated ultra wide-band antenna was designed on a 0.813 mm microwave substrate (Fig. 7). The radiating element (top layer) has dimensions of roughly 16 x 15 mm and the ground plane dimensions are 16 x 12 mm (bottom layer). The antenna features a very wide impedance band-width of 2.45 GHz (reflection coefficient below -10 dB) and operates in the frequency range 3.30 to 5.75 GHz. The antenna gain at the intended center frequency of the system, i.e. 4 GHz, is 2 dBi and VSWR is below 1.2. The accompa-nying receiver makes use of an AD8318 logarithmic detector.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 3, 3; 231-234
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analysis of a Simple Method of CMOS IC Design for Yield Optimization
Autorzy:
Tomaszewski, D.
Yakupov, M.
Powiązania:
https://bibliotekanauki.pl/articles/397989.pdf
Data publikacji:
2012
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
CMOS
projektowanie pod kątem zysku
funkcja gęstości prawdopodobieństwa
dystrybuanta
modelowanie statystyczne
BPV
symulacja SPICE
design centering
design for yield
probability density function
cumulative distribution function
statistical modeling
BPV method
SPICE simulation
Opis:
A simple approach for CMOS integrated circuit (IC) design taking into account a process variability and oriented towards optimization of a parametric yield has been presented. Its concept is based on cumulative distribution functions of random variables representing IC performances subject to process variations. In the method it has been assumed that CMOS process statistical data are expressed in terms of so-called process parameter distributions. Thus the design centering is done via layout parameter tuning. The approach relies on maximizing the probability that random variables corresponding to IC performances remain within the performance boundaries. Also, a methodology for statistical characterization of CMOS process has been briefly described. Finally, the method operation has been illustrated using analytical and SPICE models of CMOS inverter, operational amplifier and ring oscillator.
Źródło:
International Journal of Microelectronics and Computer Science; 2012, 3, 3; 81-87
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Electrical characterization of ISFETs
Autorzy:
Tomaszewski, D.
Yang, C. M.
Jaroszewicz, B.
Zaborowski, M.
Grabiec, P.
Pijanowska, D.
Powiązania:
https://bibliotekanauki.pl/articles/308663.pdf
Data publikacji:
2007
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
ISFET
CMOS
electrical measurements
I-V characteristics
characterization
parameters extraction
Opis:
Methodology of electrical characterization of ISFETs has been described. It is based on a three-stage approach. First, electrical measurements of ISFET-like MOSFETs and extraction of basic parameters of the MOSFET compact model are performed. Next, mapping of the ISFET channel conductances and a number of other characteristic parameters is carried out using a semi-automatic testing setup. Finally, ISFET sensitivity to solution pH is evaluated. The methodology is applied to characterize ISFETs fabricated in the Institute of Electron Technology (IET).
Źródło:
Journal of Telecommunications and Information Technology; 2007, 3; 55-60
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacje układów odwracalnych w technologiach półprzewodnikowych
Implementation of reversible circuits in semiconductor technologies
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/155006.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
układy CMOS
reversible circuits
CMOS circuits
Opis:
Dziedzina syntezy odwracalnych układów logicznych jest rozwijana bardzo intensywnie. Zaproponowane zostały nawet konstrukcje układów odwracalnych z klasycznych elementów półprzewodnikowych. Wykazują one szereg zalet, m.in. mogą być stosowane jako układy o bardzo małym poborze mocy lub są w stanie realizować pewne klasy algorytmów obliczeń kwantowych. W poniższym referacie przedstawiamy przegląd rozwiązań realizacji układów odwracalnych z wykorzystywaniem klasycznych elementów półprzewodnikowych.
Synthesis of reversible functions (i.e. bijective mappings) is an emerging research area. It is mainly motivated by advances in quantum computing and application of reversible circuits to quantum computing. However, some research has also been done in the area of implementation of reversible circuits in classic semiconductor technologies. Such circuits, built mainly from CMOS transistors, reveal their advantages. They can be successfully applied to the area of low power design. Recently, more attention has also been given to such circuits as they can also be used to implement some classes of quantum algorithms and take the advantage of quantum computing to stretch the limits of the classical computation paradigms. This paper gives an overview of the present advances in the field of reversible circuits built in semiconductor technologies. It describes reversible circuits built from CMOS transistor based switching networks and principles of adiabatic circuits. The last part of the paper presents the foundation of quantum computatiosn that can be realized by reversible circuits with asynchronous feedback.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 911-913
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Baza danych modeli jednostek funkcjonalnych układów CMOS dla potrzeb systemu redukcji poboru mocy
Database of CMOS functional units models for circuit power reduction system
Autorzy:
Szcześniak, W.
Szcześniak, P.
Powiązania:
https://bibliotekanauki.pl/articles/267923.pdf
Data publikacji:
2007
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
redukcja poboru mocy
układy CMOS
reduction in power converters
CMOS
Opis:
Praca dotyczy systemu do przechowywania oraz analizy informacji o modelach jednostek funkcjonalnych układów cyfrowych CMOS. Przedstawia podstawowe wymagania projektu systemu, jego projekt oraz omawia niektóre aspekty jego implementacji. System utworzono w oparciu o środowisko relacyjnych baz danych HSQLDB dostępne na zasadzie wolnego oprogramowania. Został on wybrany ze względu na wysoką wydajność oraz łatwość integracji z tworzonym system do redukcji poboru mocy cyfrowych układów CMOS. W jego implementacji zastosowano warstwę pośredniczącą ORM (Object Relational Mapping) umożliwiającą łatwe przystosowanie do współpracy z inną bazą relacyjną danych, w przypadku zmiany wymagań w trakcie eksploatacji.
The paper presents the developed software system for storing and analyzing information concerning digital CMOS circuits models’. The system has been designed with application of HSQLDB relational database system being the free software. The system was chosen because of its good performance and easy integration with the designed system for digital CMOS circuits’ power reduction. The developed system uses also the ORM (Object Relational Mapping) layer which enables for easy adaptation to another relational database system, in case of requirement change during the maintenance phase.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2007, 23; 109-112
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
Computer verification of a cmos digital circuit created by subcircuits supplied by different voltages
Autorzy:
Szcześniak, W.
Kozieł, S.
Jendernalik, W.
Hasse, L.
Szcześniak, P.
Powiązania:
https://bibliotekanauki.pl/articles/267925.pdf
Data publikacji:
2007
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
redukcja poboru mocy
weryfikacja układu
układy CMOS
reduction in power consumption
verification system
CMOS settings
Opis:
W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2007, 23; 105-108
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
Autorzy:
Szcześniak, W.
Powiązania:
https://bibliotekanauki.pl/articles/268918.pdf
Data publikacji:
2008
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
redukcja poboru mocy
cyfrowe układy CMOS
heurystyczne algorytmy redukcji poboru mocy
low power design
digital CMOS circuits
heuristic low power design algorithms
Opis:
W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 86

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies