Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Boolean equations" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Testy diagnostyczne, grafy wiązań i równania stanu jako narzędzia oceny stanu technicznego urządzeń
    Diagnostic Tests, Bond Graphs and State Equations as Tools in the Assessment of Technical Condition of Machines
    Autorzy:
    Grzebieniak, R.
    Chybowski, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/360638.pdf
    Data publikacji:
    2005
    Wydawca:
    Akademia Morska w Szczecinie. Wydawnictwo AMSz
    Tematy:
    test diagnostyczny
    macierz boolowska
    grafy wiązań
    równania stanu
    OMiUO 2005
    diagnostic test
    Boolean matrix
    bond graphs
    state equations
    Opis:
    Przedstawiono sposób wyznaczenia testu diagnostycznego metodą macierzy boolowskich. Zaprezentowano przykład wykorzystania testu diagnostycznego stworzonego metodą macierzy boolowskiej. Przedstawiono sposób tworzenia grafów wiązań i równań stanu, które mogą być narzędziem oceny stanu technicznego urządzeń.
    This paper presents basic information on the structure of diagnostic tests used for the assessment of the technical state of parts and groups of technical systems. The Boolean matrix method is also demonstrated. The construction of bond graphs and state equations, which can be tools for the assessment of technical condition of machines has been presented.
    Źródło:
    Zeszyty Naukowe Akademii Morskiej w Szczecinie; 2005, 5 (77); 247-255
    1733-8670
    2392-0378
    Pojawia się w:
    Zeszyty Naukowe Akademii Morskiej w Szczecinie
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda generowania równań boolowskich dla podprogramów języka VHDL
    Boolean equations generation method for subprograms in VHDL language
    Autorzy:
    Mościcki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154013.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    język VHDL
    podprogramy
    równania boolowskie
    VHDL language
    subprograms
    Boolean equations
    Opis:
    W artykule zaprezentowano metodę generowania równań boolowskich dla podprogramów języka VHDL. W pierwszej części artykułu zostały przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL. W części drugiej zaprezentowano metodę umożliwiającą generowanie równań boolowskich dla procedur oraz funkcji. W części trzeciej dokonano porównania działania kompilatora VHDL2Bool z innymi istniejącymi narzędziami.
    A method of boolean equation generation for subprograms of the VHDL language is presented int the paper. The first part of the paper presents subprograms in VHDL language: procedure and function. This part also presents problems of the boolean equation generation for procedure and function with sources written in the VHDL language. The second part presents the main method. This method consists of two phases and 11 steps. Steps 1 to 10 prepare source code for translation. The main goal of the first 10 steps is to change all variables and signals names: step 1 - order subprograms parameters, step 2 - find all subprograms names, step 3 - check formal and actual subprogram parameters, step 4 - order actual parameters, step 5 - create new return variable, step 6 - compute all variables length, step 7 - prepare subprogram source code, step 8 - compute arithmetic expressions, step 9 ? prepare local variables names, step 10 - prepare subprogram source code for boolean equations generation. Step 11 translates source code for boolean equations. There are 15 algorithms described in all steps. Each step is illustrated by an example. The method use lexical, semantic and syntactic analyser results. Steps 5,6,7,9,10 and 11 are novelty. As an example of practical application of the method some results of the boolean equations generation are shown in the third part. In the third part the comparison of the method with existing industrial compilers there is presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 660-662
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generowanie równań boolowskich dla instrukcji mapowania języka VHDL
    Boolean Equations Generation For 'map' Instruction In VHDL Language
    Autorzy:
    Mościcki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/152852.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    język VHDL
    FPGA
    równania boolowskie
    kompilatory
    VHDL language
    Boolean equations
    compilers
    Opis:
    W przedstawionym opracowaniu zaprezentowany został sposób generowania równań boolowskich dla wielokrotnie powtarzających się mapowań na tą samą jednostkę. Algorytm ten opiera się na zapisie raz wygenerowanych równań dla mapowanej jednostki w odpowiednim metapliku. Dla każdej jednostki może istnieć wiele metaplików zawierających równania. Oprócz plików z równaniami tworzony jest dodatkowy plik zawierający informacje o mapowanych sygnałach jednostki. W omówionym algorytmie pełny proces generowania równań boolowskich dla takich samych argumentów odbywa się tylko raz.
    In this paper is proposed and discribed a Boolean Equation generation for multiple map. The algorithm is based on writing generated equations for map entity in meta file. There is a possibility of existing for one entity many meta files with equations. If map process on the same entity appears multiple, then full Boolean equations generation process is done only once.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 90-92
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL
    Boolean equations generation algorithm for relational operators in VHDL language
    Autorzy:
    Mościcki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/155578.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    język VHDL
    równania boolowskie
    operacje porównania
    VHDL language
    Boolean equations
    relational operators
    Opis:
    W artykule zaprezentowano sposób generowania równań boolowskich dla operacji porównania języka VHDL. W języku VHDL istnieje 6 operatorów relacji: =, /=, <, <=, >, >=, które pozwalają na stwierdzenie, czy pomiędzy operandami zachodzi określona relacja. Operandy muszą być tego samego typu, natomiast wynik jest zawsze typu BOOLEAN. W artykule zaprezentowano algorytm użyty dla wszystkich operatorów relacji. W przypadku gdy operandy są typu tablicowego algorytmy generowania równań boolowskich dla operatorów relacji są dość mocno rozbudowanie i z tego względu właśnie te algorytmy zostały szczegółowo przedstawione. Pokazano praktyczne zastosowanie opisanego algorytmu.
    In this paper is proposed and described a Boolean Equation generation algorithm for relational operators in VHDL language. There are 6 relational operators: =, /=, <, <=, >, >=. Relational operators, compare two operands of the same base type and return a BOOLEAN value. IEEE VHDL defines the equality (=) and inequality (/=) operators for all types. Two operands are equal if they represent the same value. For array and record types, IEEE VHDL compares corresponding elements of the operands. IEEE VHDL defines the ordering operators (<, <=, >, and >=) for all enumerated types, integer types, and one-dimensional arrays of enumeration or integer types. If the two arrays have different lengths and the shorter array matches the first part of the longer array, the shorter one is ordered before the longer. Thus, the bit vector 101 is less than 101000. Arrays are compared from left to right, regardless of their index ranges (to or downto). There are shown practical application of the algorithm.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 131-132
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies