Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "ASIC" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 19
Tytuł:
64 Channel ASIC for Neurobiology Experiments
Autorzy:
Gryboś, P.
Kmon, P.
Szczygieł, R.
Żołądź, M.
Powiązania:
https://bibliotekanauki.pl/articles/226849.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
low noise amplifier
neural recording
ASIC
multichannel systems
neurobiology experiments
Opis:
This paper presents the design and measurements of 64 channel Application Specific Integrated Circuits (ASIC) for recording signals in neurobiology experiments. The ASIC is designed in 180 nm technology and operates with ± 0.9 V supply voltage. Single readout channel is built of AC coupling circuit at the input and two amplifier stages. In order to reduce the number of output lines, the 64 analogue signals from readout channels are multiplexed to a single output by an analogue multiplexer. The gain of the single channel can be set either to 350 V/V or 700 V/V. The low and the high cut-off frequencies can be tuned in 9 ÷ 90 Hz and in the 1.6 ÷ 24 kHz range respectively. The input referred noise is 7 µV rms in the bandwidth 90 Hz - 1.6 kHz and 9 µ V rms in the bandwidth 9 Hz - 24 kHz. The single channel consumes 200 µW of power and this together with other parameters make the chip suitable for recording neurobiology signals.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 375-380
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
64 channel neural recording amplifier with tunable bandwidth in 180 nm CMOS technology
Autorzy:
Gryboś, P.
Kmon, P.
Żołądź, M.
Szczygieł, R.
Kachel, M.
Lewandowski, M.
Błasiak, T.
Powiązania:
https://bibliotekanauki.pl/articles/220527.pdf
Data publikacji:
2011
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
neurobiological measurements
low noise amplifier
neural recording
band-pass filter
multichannel ASIC
Opis:
This paper presents the design and measurements of low-noise multichannel front-end electronics for recording extra-cellular neuronal signals using microelectrode arrays. The integrated circuit contains 64 readout channels and is fabricated in CMOS 180 nm technology. A single readout channel is built of an AC coupling circuit at the input, a low-noise preamplifier, a band-pass filter and a second amplifier. In order to reduce the number of output lines, the 64 analog signals from readout channels are multiplexed to a single output by an analog multiplexer. The chip is optimized for low noise and good matching performance and has the possibility of passband tuning. The low cut-off frequency can be tuned in the 1 Hz - 60 Hz range while the high cut-off frequency can be tuned in the 3.5 kHz - 15 kHz range. For the nominal gain setting at 44 dB and power dissipation per single channel of 220 žW, the equivalent input noise is in the range from 6 žV - 11 žV rms depending on the band-pass filter settings. The chip has good uniformity concerning the spread of its electrical parameters from channel to channel. The spread of the gain calculated as standard deviation to mean value is about 4.4% and the spread of the low cut-off frequency set at 1.6 Hz is only 0.07 Hz. The chip occupies 5×2.3 mm⊃2 of silicon area. To our knowledge, our solution is the first reported multichannel recording system which allows to set in each recording channel the low cut-off frequency within a single Hz with a small spread of this parameter from channel to channel. The first recordings of action potentials from the thalamus of the rat under urethane anesthesia are presented.
Źródło:
Metrology and Measurement Systems; 2011, 18, 4; 631-643
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A sub-µ W conductance converter for bioimplantable devices
Autorzy:
Miranda, N.
Morais, R.
Powiązania:
https://bibliotekanauki.pl/articles/397863.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
pomiar przewodności
typ elektronicznych układów scalonych
conductance measurement
biologic tissue micro-power
ASIC
Opis:
This article describes a new electrical conductance converter method suitable for very low power applications, where energy constraints prevail over speed and measurement accuracy. This method gathers voltage integration and shopper stabilization techniques to process noisy Ion level signals and overcome severe limitations of weak inversion channel CMOS circuitry. Main features, tradeoffs and upgrades are exploited. Besides that, the paper presents the circuit schematics for a standard 0.35 µm CMOS implementation. Post-layout simulations show a total current consumption lower than 750nA, including current source excitation inherent to the conductance measurement. Such low power consumption allows measuring several physical parameters using self-powered wireless sensors networks.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 3; 236-240
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Survey on Fault-Tolerant Methodologies for Deep Neural Networks
Przegląd metod zapewniających odporność na błędy dla głębokich sieci neuronowych
Autorzy:
Syed, Rizwan Tariq
Ulbricht, Markus
Piotrowski, Krzysztof
Krstic, Milos
Powiązania:
https://bibliotekanauki.pl/articles/27312443.pdf
Data publikacji:
2023
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
fault tolerance
reliability
FPGAs
ASICs
neural networks
odporność na błędy
niezawodność
układy FPGA
układy ASIC
sieci neuronowe
Opis:
Asignificant rise in Artificial Intelligence (AI) has impacted many applications around us, so much so that AI has now been increasingly used in safety-critical applications. AI at the edge is the reality, which means performing the data computation closer to the source of the data, as opposed to performing it on the cloud. Safety-critical applications have strict reliability requirements; therefore, it is essential that AI models running on the edge (i.e., hardware) must fulfill the required safety standards. In the vast field of AI, Deep Neural Networks (DNNs) are the focal point of this survey as it has continued to produce extraordinary outcomes in various applications i.e. medical, automotive, aerospace, defense, etc. Traditional reliability techniques for DNNs implementation are not always practical, as they fail to exploit the unique characteristics of the DNNs. Furthermore, it is also essential to understand the targeted edge hardware because the impact of the faults can be different in ASICs and FPGAs. Therefore, in this survey, first, we have examined the impact of the fault in ASICs and FPGAs, and then we seek to provide a glimpse of the recent progress made towards the fault-tolerant DNNs. We have discussed several factors that can impact the reliability of the DNNs. Further, we have extended this discussion to shed light on many state-of-the-art fault mitigation techniques for DNNs.
Znaczący rozwój sztucznej inteligencji (SI) wpływa na wiele otaczających nas aplikacji, do tego stopnia, że SI jest obecnie coraz częściej wykorzystywana w aplikacjach o krytycznym znaczeniu dla bezpieczeństwa. Sztuczna inteligencja na brzegu sieci (Edge) jest rzeczywistością, co oznacza wykonywanie obliczeń na danych bliżej źródła danych, w przeciwieństwie do wykonywania ich w chmurze. Aplikacje o krytycznym znaczeniu dla bezpieczeństwa mają wysokie wymagania dotyczące niezawodności; dlatego ważne jest, aby modele SI działające na brzegu sieci (tj. sprzęt) spełniały wymagane standardy bezpieczeństwa. Z rozległej dziedziny sztucznej inteligencji, głębokie sieci neuronowe (DNN) są centralnym punktem tego badania, ponieważ nadal przynoszą znakomite wyniki w różnych zastosowaniach, tj. medycznych, motoryzacyjnych, lotniczych, obronnych itp. Tradycyjne techniki niezawodności implementacji w przypadku DNN nie zawsze są praktyczne, ponieważ nie wykorzystują unikalnych cech DNN. Co więcej, istotne jest również zrozumienie docelowego sprzętu brzegowego, ponieważ wpływ usterek może być różny w układach ASIC i FPGA. Dlatego też w niniejszym przeglądzie najpierw zbadaliśmy wpływ usterek w układach ASIC i FPGA, a następnie staramy się zapewnić wgląd w ostatnie postępy poczynione w kierunku DNN odpornych na błędy. Omówiliśmy kilka czynników, które mogą wpływać na niezawodność sieci DNN. Ponadto rozszerzyliśmy tę dyskusję, aby rzucić światło na wiele najnowocześniejszych technik ograniczania błędów w sieciach DNN.
Źródło:
Pomiary Automatyka Robotyka; 2023, 27, 2; 89--98
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza szumowa kanału odczytowego przeznaczonego do wielokanałowych układów scalonych dedykowanych do eksperymentów neurobiologicznych
Noise of the recording channel dedicated to the multichannel integrated circuits for neurobiology experiments
Autorzy:
Kmon, P.
Otfinowski, P.
Powiązania:
https://bibliotekanauki.pl/articles/408392.pdf
Data publikacji:
2013
Wydawca:
Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
Tematy:
wielokanałowe układy scalone
ASIC
eksperymenty neurobiologiczne
szumy napięciowe
multichannel integrated circuits
neurobiological experiments
input referred voltage noise
Opis:
W artykule opisano budowę typowego kanału odczytowego wykorzystywanego do rejestracji sygnałów neurobiologicznych. Wskazano główne źródła szumów jakie występują w tego typu układach i zwrócono szczególną uwagę na metody ich minimalizowania. Prowadzona w artykule dyskusja bierze pod uwagę kluczowe parametry wpływające na odniesione do wejścia kanału odczytowego szumy, a mianowicie moc pobieraną przez kanał pomiarowy oraz zajmowaną powierzchnię krzemu. Uwzględnia przy tym typowy kanał odczytowy składający się z przedwzmacniacza napięciowego, układu próbkująco-pamiętającego i przetwornika analogowo-cyfrowego. Pobierana moc oraz zajętość powierzchni są niezmiernie istotne w odniesieniu do budowy wielokanałowego implantowanego układu scalonego przeznaczonego do rejestracji szerokiej gamy sygnałów neurobiologicznych. Artykuł zakończony jest opisem zrealizowanego układu scalonego, którego rozbudowana funkcjonalność pozwala na wykorzystanie go do rejestracji szerokiej gamy sygnałów neurobiologicznych.
This paper presents the noise analysis of the main components of the typical recording channel dedicated to neurobiological experiments. Main noise contributors are emphasized and its noise minimization techniques are presented. Noise analysis considers the main recording channel parameters that may be crucial during multichannel recording system design. Authors also present the measurement results of the 8-channel integrated circuit dedicated to recording broad range of the neurobiological signals.
Źródło:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2013, 1; 21-23
2083-0157
2391-6761
Pojawia się w:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analizy symulacyjne układów stymulacyjnych pod kątem wykorzystania w wielokanałowych układach scalonych
Simulation analysis of stimulation circuits for implantable multichannel integrated circuits
Autorzy:
Kmon, P.
Drozd, A.
Powiązania:
https://bibliotekanauki.pl/articles/155529.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
stymulacja elektryczna
układy wielokanałowe
układy ASIC
CMOS
electrical stimulation
multichannel circuits
ASIC
Opis:
W artykule dokonano przeglądu elektronicznych układów stymulacyjnych stosowanych do elektrycznej stymulacji komórek nerwowych. Pod uwagę brane były krytyczne parametry tych bloków w kontekście ich planowanej implementacji w wielokanałowym układzie scalonym. Są to m.in. rozrzuty prądów stymulacyjnych, pobór mocy tych układów, stopień komplikacji układowej czy też zajętość powierzchni krzemu. Przedstawione są podstawowe parametry i wymagania dotyczące układów stymulacyjnych oraz wyniki symulacyjne trzech powszechnie stosowanych architektur zaimplementowanych w technologii CMOS 180nm.
The paper presents a review of stimulation circuits dedicated to multichannel implantable electrical stimulation of large population of neuronal cells. We take into account the main requirements of such circuits, i.e. spread of generated stimulation impulses from channel to channel, power and area consumption and architecture complexity. The paper contains analysis of the main problems that may be encountered while designing current sources able to both generating currents in a broad range and satisfying requirements referring to its output resistance, low output voltage, and uniformity of generated currents. Three most popular architectures of current stimulators are taken into consideration: solution with two independently controlled positive and negative currents and two solutions where one of the currents is generated as the copy of the second one. Simulations were carried out with use of the Cadence environment and the CMOS 180nm process was taken into account. The simulation results followed by the conclusions are presented at the end of the paper.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 3, 3; 243-246
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor
Implementacja 8-bitowego mikroprocesora "OctaLynx" typu RISC w układzie ASIC
Autorzy:
Frankiewicz, M.
Gał, R.
Gołda, A.
Brzozowski, I.
Kos, A.
Powiązania:
https://bibliotekanauki.pl/articles/158713.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
Tematy:
mikrokontroler
RISC
ASIC
CMOS
liczniki
USART
SPI
Verilog
microcontroller
imers/Counters
Opis:
The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.
Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.
Źródło:
Prace Instytutu Elektrotechniki; 2012, 260; 241-253
0032-6216
Pojawia się w:
Prace Instytutu Elektrotechniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Capacitive MEMS accelerometer with open-loop switched-capacitor readout circuit
Autorzy:
Szermer, M.
Amrozik, P.
Zając, P.
Maj, C.
Napieralski, A.
Powiązania:
https://bibliotekanauki.pl/articles/397869.pdf
Data publikacji:
2017
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
MEMS
ASIC
accelerometer
integrated circuit
balance disorders
akcelerometr
układy scalone
zaburzenia równowagi
Opis:
MEMS are one of the fastest developing branch in microelectronics. Many integrated sensors are widely used in smart devices i.e. smartphones, and specialized systems like medical equipment. In the paper we present the main parts of a system for measuring human movement which can be used in human balance disorder diagnosis. We describe our design of capacitive accelerometers and dedicated switched-capacitor readout circuit. Both will be manufactured as separate chips in different technological processes. The principle of operation, schematics and layouts of all parts of the system are presented. Preliminary simulations show that the proposed designs are applicable for the considered medical device.
Źródło:
International Journal of Microelectronics and Computer Science; 2017, 8, 4; 139-145
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
CMOS Readout Circuit Integrated with Ionizing Radiation Detectors
Autorzy:
Szymański, A.
Obrębski, D.
Marczewski, J.
Tomaszewski, D.
Grodner, M.
Pieczyński, J.
Powiązania:
https://bibliotekanauki.pl/articles/226502.pdf
Data publikacji:
2014
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
readout electronics
ASIC
SOI
ionizing radiation detectors
Opis:
This paper describes the work performed in ITE on integration in one CMOS chip the ionizing radiation detectors with dedicated readout electronics. At the beginning, some realizations of silicon detectors of ionizing radiation are presented together with most important issues related to these devices. Next, two developed test structures for readout electronics are discussed in detail together with main features of non-typical silicon proces deployed.
Źródło:
International Journal of Electronics and Telecommunications; 2014, 60, 1; 117-124
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowy synchroniczny układ ASIC, jako detektor promieniowania neutronowego
Synchronous digital ASIC as a neutron radiation detector
Autorzy:
Romiński, A.
Makowski, D.
Napieralski, A.
Powiązania:
https://bibliotekanauki.pl/articles/154535.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
błędy pojedyncze SEU
rejestr przesuwny
układ scalony ASIC
single event upset
register
Application Specific Integrated Circuit (ASIC)
Opis:
Artykuł przedstawia projekt selektywnego detektora promieniowania neutronowego, zbudowanego z wykorzystaniem układu cyfrowego wrażliwego na odwracalne błędy pojedyncze SEU (ang. Single Event Upset). Dla zwiększenia wrażliwości struktury rejestru na występowanie odwracalnych błędów SEU opracowano szereg metod, zaprezentowanych w artykule. Przedstawiono też symulacje określające warunki poprawnej pracy oraz parametry układu, które zgodnie z zapewnieniem dostawcy technologii powinien spełniać.
The paper deals with neutron radiation detector design. The neutron detector was designed with application of sensitive to reversible Single Event Upsets (SEUs) digital circuit. The detector bases on a modified shift register (see Fig. 3), using dual supply voltage.. The paper presents a number of methods that were developed to enhance sensitivity of the detector to reversible SEUs. There are discussed physical phenomena that influence the technological fabrication process and topology of the integrated circuit. There are given some exemplary parameters of the designed register (input capacitance, clock-to-output delay) for the internal flip-flops, the pre-layout, as well as the post-layout (with extracted parasitic components) simulations, with visible (e.g. approx. 2-3 times) difference between the ideal (pre-layout) and real (post-layout) design. The simulation tests and the final layout (see Fig. 4) were prepared using CADENCE IC environment in 6.1.4 version, as a process design kit for chosen ITE CMOS technology. The general research background and realisation perspective (selected foundry run) are shown in the conclusion paragraph. Also the perspectives for a future testbench circuit in real and factual radiation environment are briefly described.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 652-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
Autorzy:
Szczepański, S.
Wójcikowski, M.
Pankiewicz, B.
Kłosowski, M.
Żaglewski, R.
Powiązania:
https://bibliotekanauki.pl/articles/202318.pdf
Data publikacji:
2011
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
ASIC
sensor network
Opis:
This paper describes the idea and the implementation of the image detection algorithm, that can be used in integrated sensor networks for environment and traffic monitoring in urban areas. The algorithm is dedicated to the extraction of moving vehicles from real-time camera images for the evaluation of traffic parameters, such as the number of vehicles, their direction of movement and their approximate speed. The authors, apart from the careful selection of particular steps of the algorithm towards hardware implementation, also proposed novel improvements, resulting in increasing the robustness and the efficiency. A single, stationary, monochrome camera is used, simple shadow and highlight elimination is performed. The occlusions are not taken into account, due to placing the camera at a location high above the road. The algorithm is designed and implemented in pipelined hardware, therefore high frame-rate efficiency has been achieved. The algorithm has been implemented and tested in FPGA and ASIC.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2011, 59, 2; 137-140
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
High-speed power system stability simulation using analog computation
Autorzy:
Nagel, I.
Fabre, L.
Cherkaoui, R.
Kayal, M.
Powiązania:
https://bibliotekanauki.pl/articles/398151.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
mikroelektroniczna emulacja
symulacja wysokiej prędkości
przemijająca stabilność systemu elektroenergetycznego
obliczenia analogowe
microelectronic emulation
high-speed simulation
power system transient stability
analog computation
ASIC
Opis:
This paper presents a microelectronic emulation approach for high-speed power system computation. First, the problems of existing power system simulators are detailed. This shows that microelectronic emulation is a possible solution for solving the speed problems of existing simulators. Second, this paper presents one specific emulation approach, the so-called AC emulation approach. The ultimate objective of the AC emulation approach is the realization of a power system emulator which reproduces simultaneously a large number of phenomena of different time constants or frequencies with a much higher speed than real time. Frequency dependence of the elements is preserved and the signals propagating in the emulated network are the shrunk or downscaled current and voltage waves of the real power network. The models of the power network components are detailed. Special attention is paid to the generator model which was shown to introduce a systematic error. This systematic error is quantified, analyzed and optimized. Moreover behavioral simulation results confirm the feasibility of this approach which in turn lays the foundation for such an emulator.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 2; 180-187
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmów sterowania w układach ASCI/FPGA
Implementation of Control Algorithms in ASIC/FPGA
Autorzy:
Petko, M.
Powiązania:
https://bibliotekanauki.pl/articles/152450.pdf
Data publikacji:
2002
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja
algorytmy sterowania
sterowanie
układy ASIC/FGPA
prototypowanie
platforma sprzętowa
mechatronika
implementation
prototyping
hardware
Opis:
W artykule przedstawiono problemy związane z prototypowaniem i implementacją algorytmów sterowania, ze szczególnym uwzględnieniem sytuacji, gdy część sprzętowa sterownika oparta jest na układach ASIC/FGPA. Dla takiego przypadku opracowano metodologię implementacji, którą zweryfikowano poprzez zastosowanie do problemu sterowania elastycznym ramieniem robota. Wykazano, że procedura taka realizuje jednocześnie ideę szybkiego prototypowania na docelowej platformie sprzętowej. Przedstawiono szczegóły tej procedury wraz z narzędziami użytymi do jej przeprowadzenia i osiągnięte wyniki.
In the paper problems with prototyping and implementation stages during development of control algorithms are presented with emphasis placed on ASIC/FPGA based hardware platform for controller. For this case, a methodology of implementation is formulated and validated by practical application to the problem of flexible robot arm control. It shown, that the same procedure allows for fulfilment of an idea of fast prototyping on target hardware. Details of the procedure are presented along with the tools used and results obtained during its realization.
Źródło:
Pomiary Automatyka Kontrola; 2002, R. 48, nr 1, 1; 18-21
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000
Dynamic power reduction in the architecture of hardware encoder of JPEG2000 standard
Autorzy:
Modrzyk, D.
Powiązania:
https://bibliotekanauki.pl/articles/154801.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
bramkowanie sygnału zegarowego
pobór mocy
FPGA
ASIC
system-on-chip
clock gating
power dissipation
Opis:
W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.
In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 793-795
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Specjalizowane hybrydowe sterowniki dla zastosowań w urządzeniach elektrycznych i technice świetlnej
Application specific hybrid drivers for electrical devices and light engineering
Autorzy:
Gondek, J.
Kordowiak, S.
Mysiński, W.
Powiązania:
https://bibliotekanauki.pl/articles/376767.pdf
Data publikacji:
2016
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
sterowniki zintegrowane
sterowniki programowalne
ASIC
PWM
świetlówki
lampy LED
CCFL
technika hybrydowa
Opis:
Technologie: hybrydowa i monolityczna układów scalonych umożliwiają opracowanie i wykonanie w zminiaturyzowanej postaci specjalizowanych sterowników, które znajdują zastosowanie w wielu aplikacjach w sprzęcie elektronicznym i oświetleniowym. Zintegrowane sterowniki pozwalają na budowę szeregu urządzeń takich jak przetwornice napięcia, układów do generacji wysokich napięć, zasilaczy do świetlówek i lamp LED, a także elektronicznych transformatorów, regulatorów obrotów silnika, narzędzi elektrycznych itp. [1, 2, 3, 8].
The paper contains the result of research work carried out in Private Institute of Electronic Engineering together witch Cracow University of Technology. The works were dedicated for elaboration new application specific hybrid drivers for electrical devices and light engineering, thick-film technology were used.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2016, 88; 411-419
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 19

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies