Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Wielgosz, M." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 56
Tytuł:
Relationship between DNA replication and DNA repair in human lymphocytes proliferating in vitro in the presence and in absence of mutagen
Autorzy:
Szyfter, K
Wiktorowicz, K.
Wielgosz, M.S.
Zajaczek, S.
Kujawski, M.
Jaloszynski, P.
Czub, M.
Markowska, J.
Powiązania:
https://bibliotekanauki.pl/articles/2048210.pdf
Data publikacji:
1995
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
genotoxicity
DNA replication
human lymphocyte
DNA repair
lymphocyte proliferation
mutagenesis
in vitro
Opis:
The effects of mutagens on DNA replication and DNA repair were studied in peripheral blood lymphocytes (PBL) obtained from 21 healthy subjects, 2 samples from healthy heterozygote of Xeroderma pigmentosum (XP) and 2 samples from patient with clinically recognised XP. Inter-individual variations were found in DNA replication and in the level of spontaneous DNA repair measured under standard culture condition. Exposure of human PBL proliferating in vitro to B(a)P was followed by a partial inhibition of replicative DNA synthesis in all subjects and by an induction of DNA repair in healthy subjects. In XP patients DNA repair synthesis remained at the level attributed to spontaneous DNA repair. The response to mutagen varied individually. Results were analysed statistically. It was established that the studied indices of DNA synthesis correlate well with each other. The highest correlation was found between the levels of spontaneous and B(a)P-induced DNA repair. It is concluded that the level of spontaneous DNA repair is predictive for an estimation of cells ability to repair DNA damage. Inter-individual variations in the inhibition of DNA replication and in DNA repair synthesis are also dependent on the type of mutagen as shown by effects of other mutagens. Different effects of mutagen exposure on the inhibition of DNA replicative synthesis and induction of DNA repair can be explained by genetically controlled differences in the activity of enzymes responsible for mutagen processing and lesion removal.
Źródło:
Journal of Applied Genetics; 1995, 36, 4; 379-388
1234-1983
Pojawia się w:
Journal of Applied Genetics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji
FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152817.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
obliczanie funkcji elementarnych
przyspieszanie obliczeń, układy programowalne
elementary functions computations
computing acceleration
programmable devices
Opis:
W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 126-128
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł obliczający funkcję eksponenty implementowanej w układach FPGA
FPGA Implementation of Exponent Function
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155683.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
HPC
exp()
FPGA
Opis:
Niniejszy artykuł prezentuje implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512x64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksy-macje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 27-29
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Results of the first GPS measurement campaign for the determination of absolute vertical and horizontal deformations in the Main and Old City of Gdansk
Autorzy:
Baryła, R.
Oszczak, S.
Wielgosz, P.
Bakuła, M.
Cellmer, S.
Popielarczyk, D.
Jarmołowski, W.
Tyszko, A.
Oszczak, B.
Gregorczyk, R.
Rapiński, J.
Zapert, M.
Powiązania:
https://bibliotekanauki.pl/articles/224426.pdf
Data publikacji:
2007
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
pomiary GPS
GPS
odkształcenie poziome
odkształcenie pionowe
Gdańsk
pomiary geodezyjne
GPS measurements
horizontal deformation
vertical deformation
altitude geodetic matrix
engineering surveying
Opis:
The results of GPS static measurements, conducted in the first measurement campaign at the reference and check points should be adopted as the values of reference for future observation results. The measurement procedures, developed for the first campaign, should be followed in further measurements. The measurement equipment (pole for forced centring of a GPS aerial, GPS aerial, GPS receiver) assigned to each point during the first campaign, should be used each time at the check points. The same calculation procedure should be followed in the analysis of the GPS observation data in future measurement campaigns. If the need to change the calculation procedure is justified, the calculations from previous measurement campaigns should be absolutely redone.
Źródło:
Reports on Geodesy; 2007, z. 1/82; 25-31
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wyznaczenie współrzędnych osnowy szczegółowej GPS III powiatu wieruszowskiego
Determination of coordinates of control points in the Wieruszów District area
Autorzy:
Bakuła, M.
Oszczak, S.
Baryła, R.
Popielarczyk, D.
Jarmołowski, W.
Tyszko, A.
Oszczak, B.
Sitnik, E.
Gregorczyk, R.
Wielgosz, P.
Rapiński, J.
Jesiotr, G.
Powiązania:
https://bibliotekanauki.pl/articles/385536.pdf
Data publikacji:
2007
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
nieoznaczoności pomiarów fazowych
ETRF-89
GPS
ambiguity resolution
Opis:
W pracy przedstawiono metodykę pomiaru i opracowania osnowy szczegółowej GPS III na obszarze powiatu wieruszowskiego. Pomiary 988 punktów wykonano metodą statyczną w ciągu dziesięciu dni z wykorzystaniem 12 odbiorników GPS Ashtech Z-XII, Z-Surveyor, Z-Xtreme. W pracy przedstawiono także analizy wyrównania i transformacji z układu ETRF-89 do państwowych układów współrzędnych: "1965" i "2000". Z uwagi na liczne zasłony drzew nad wyznaczanymi punktami, obserwacje GPS powtórzono na około trzydziestu punktach, aby uzyskać wymaganą dokładność i niezależną kontrolę pomiarów. Dodatkowo przy takiej liczbie odbiorników bardzo skuteczne okazały się analizy zamknięć przyrostów w trójkątach jak również warunki geometryczne nieoznaczoności pomiarów fazowych stosowane przy rozwiązaniach multistacyjnych.
The paper presents the methodology of GPS measurements and data elaboration for control points in the Wieruszów District area. GPS measurements of 988 points were executed with the use of static method during ten days of measurements and twelve GPS receivers of Ashtech company i.e. Z-XII, Z-Surveyor, Z-Xtreme. The results and analyses of adjustment and transformation from ETRF-89 to the national coordinate systems: ,,1965" and ,,2000" were also presented. Due to bad observational conditions of GPS measurements there were about thirty points on which GPS measurements were repeated in order to achieve reliable and accurate results. Additionally, loop closures of baselines and geometric conditions of ambiguity network solutions were successfully useful before final adjustment.
Źródło:
Geomatics and Environmental Engineering; 2007, 1, 1/1; 43-52
1898-1135
Pojawia się w:
Geomatics and Environmental Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Computation acceleration on SGI RASC: FPGA based reconfigurable computing hardware
Akceleracja obliczeń na platformie SGI RASC: module obliczeń za pomocą logiki rekonfigurowalnej
Autorzy:
Jamro, E.
Janiszewski, M.
Machaczek, K.
Russek, P.
Wiatr, K.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/305339.pdf
Data publikacji:
2008
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
sprzętowa akceleracja obliczeń
procesory dedykowane
FPGA
obliczenia wielkiej skali
SGI RASC
custom computing
single-purpose processors
high performance computing
Opis:
In this paper a novel method of computation using FPGA technology is presented. In several cases this method provides a calculations speedup with respcct to the General Purpose Processors (GPP). The main concept of this approach is based on such a design of computing hardware architecture to fit algorithm dataflow and best utilize well known computing techniques as pipelining and parallelism. Configurable hardware is used as a implementation platform for custom designed hardware. Paper will present implementation results of algorithms those are used in such areas as cryptography, data analysis and scientific computation. The other promising areas of new technology utilization will also be mentioned, bioinformatics for instance. Mentioned algorithms were designed, tested and implemented on SGI RASC platform. RASC module is a part of Cyfronet's SGI Altix 4700 SMP system. We will also present RASC modern architecture. In principle it consists of FPGA chips and very fast, 128-bit wide local memory. Design tools avaliable for designers will also be presented.
Autorzy prezentują nową metodę prowadzenia obliczeń wielkiej skali, opartą na układach FPGA. W szczególnych przypadkach jej zastosowanie prowadzi do skrócenia czasu obliczeń. Podstawą metody jest prowadzenie obliczeń za pomocą architektur obliczeniowych projektowanych dla danego algorytmu. Ponieważ architektura stworzona została specjalnie dla zadanego algorytmu, lepiej wykorzystuje możliwości równoległej i potokowej realizacji obliczeń. Jako platformę realizacji architektur dedykowanych zastosowano układy rekonfigurowalne. Artykuł prezentuje także wyniki zastosowania wspomnianej techniki w takich obszarach, jak kryptografia, analiza danych i obliczenia naukowe podwójnej precyzji. Wskazano również na inne dziedziny nauki, gdzie opisywana technika jest z powodzeniem stosowana (np.: bioinformatyka). Zrealizowane algorytmy były uruchomione i przetestowane na zainstalowanym w ACK Cyfronet AGH module SGI RASC, będącym częścią systemu SMP Al-tix 4700. Przedstawiono architekturę zastosowanego modułu RASC oraz narzędzia i metody projektowania dostępne dla programistów.
Źródło:
Computer Science; 2008, 9; 21-34
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Akceleracja obliczeń zmiennoprzecinkowych na platformie RASC
Accelerating calculations on the RASC platform
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154331.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
HPRC (High Performance Reconfigurable Computing)
elementary functions
exponential function
Opis:
W artykule zostały zaprezentowane wyniki testów przeprowadzonych w celu określenia maksymalnej szybkości wykonywania operacji zmiennoprzecinkowych na platformie rekonfigurowanej RASC. Zaimplementowano różne dostępne tryby konfiguracji jednostki Host oraz RASC w celu wyłonienia najbardziej efektywnego pod względem wydajności trybu pracy jednostki obliczeniowej. Uzyskane wyniki pomiarów ujawniały, że kombinacja Direct I/O oraz DMA zapewnia najwyższą przepustowość pomiędzy węzłami Host i RASC. Niemniej jednak dla niektórych aplikacji tryb multi-buffering może okazać się bardziej odpowiedni, ze względu na możliwość jednoczesnego przesyłania danych i wykonywania operacji. Funkcja exp() w standardzie zmiennoprzecinkowym o podwójnej precyzji została wykorzystana jako przykładowa aplikacja, która pozwoliła oszacowanie możliwej do uzyskania akceleracji obliczeń na platformie RASC.
This paper presents results of the tests performed to determine high speed calculations capabilities of the SGI RASC platform. Different data transfer modes and memory management approaches were examined to choose the most effective combination of the Host and RASC memory adjustments. That work may be regarded as a case study of the contemporary FPGA -based accelerator which, however, can characterize the whole branch of the devices. The paper is strongly focused on the floating point calculations potential of the FPGA accelerator. The RASC algorithm execution procedure, from the processor perspective, is composed of several functions which reserve resources, queue commands and perform other preparation steps. It is noteworthy (Fig. 3) that the time consumed by the functions remains roughly the same, independent of the algorithm being executed. The resource reservation procedure, once conducted, allows many executions of the algorithm -that amounts to huge time savings, since the procedure takes approximately 7.5 ms, which is roughly 99 % of the overall execution time of the algorithm. Rasclib algorithm commit and rasclib algorithm wait calls are considered to be the key (Fig. 3) part of the RASC software execution routine. The first one activates the FPGA between these two commands is the transfer and algorithm execution time. All curves (Fig. 4) reflect overall processing time of the same amount of data, but differ in size of the single data chunk which varies from 1024x64 bit = 8 kB to 1048576x64 bit = 8 MB. It has been observed that for the bigger chunk much better results are achieved in terms of the effective execution time. However, above 1 MB a decrease of the effective execution time seems to indicate saturation, therefore sending data in bigger portions may not improve the performance of the system so much. The most effective execution time of single exp() function for SRAM buffering mode is 12 ns, so 9,5 ns is transport overhead due to bus delays. The theoretical calculation time of single exp() function (data transfer is not taken into account) is 2,5 ns because two exp() are implemented on the RASC and clocked at 200 Mhz. The obtained measurement results show that Direct I/O mode together with DMA transfer provides the highest data throughput between the Host and RASC slice. Nevertheless, for some application multi-buffering can appear to be more suitable in terms of concurrent data transfer capabilities and FPGA algorithm execution. As a hardware acceleration example, there is considered an exponential function which allows estimating maximum achievable data processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 485-487
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mnożenie o stałej szerokości bitowej z zaokrąglaniem
Fixed-width multiplier with rounding
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154742.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka cyfrowa
filtry cyfrowe
układ mnożący
digital arithmetic
digital filters
digital multiplier
Opis:
Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.
The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 769-771
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja funkcji orbitalnej na potrzeby obliczeń kwantowo-chemicznych
Hardware implementation of the atom orbital calculation
Autorzy:
Wielgosz, M.
Jamro, E.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154619.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
High Performance Reconfigurable Computing
quantum chemistry
custom computing
HPC
Opis:
W niniejszym artykule przedstawione zostały wyniki implementacji modułu obliczającego wartość orbitalu atomowego w punkcie. Moduł ten stanowił cześć składową jednostki generującej wartość potencjału korelacyjno-wymiennego, wykorzystywaną w obliczeniach kwantowo-chemicznych. Prezentowana jednostka składa się z potokowych bloków zmiennoprzecinkowych. W pracy zaprezentowano również wyniki akceleracji obliczeń względem procesora ogólnego przeznaczenia Itanium2 1.6 GHz.
The paper presents FPGA acceleration and implementation results of the orbital function calculation employed in quantum-chemistry. The orbital function core is composed of the authors' customized floating-point hardware modules. These modules are scalable from single to double precision, capable of working at frequency ranging from 100 to 200 MHz. Besides hardware implementation, the design process also involved reformulation of the algorithm in order to adapt them to the platform profile. The computational procedure presented in this paper is part of the algorithm for generating exchange-correlation potential, and is also recognized as one of the most computationally intensive routines. This feature justifies the effort devoted to develop its hardware implementation. The precision of floating-point operations becomes a primary concern when dealing with low-level quantum chemistry procedures, thus the authors have taken various measures to optimize them, both in terms of resource consumption and processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 705-707
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The problem of ship voyage evaluation by the charterer and the owners
Problem rozliczania podróży statku przez czarterującego i armatora
Autorzy:
Wiśniewski, B.
Wielgosz, M.
Piotrowski, T.
Powiązania:
https://bibliotekanauki.pl/articles/359272.pdf
Data publikacji:
2010
Wydawca:
Akademia Morska w Szczecinie. Wydawnictwo AMSz
Tematy:
ocena podróży statku
pogodowe prowadzenie statku
charakterystyka prędkości
badania po podróży
ship voyage evaluation
ship weather routing
speed characteristics
post-voyage testing
Opis:
The authors address the problem of settlement of voyage time by the charterer and its demand of compensation from the carrier company for an alleged extension of the vessels voyage. They analyzed a voyage of ship "Diana" where the charterer hired the company AWT for weather routing the ship and then settle voyage time and fuel consumption. The analyzed documentation included the settlement of voyage by AWT and the charterer to shipowner's claim for compensation for the extension of voyage time. The authors subjected the weather data from three sources (AWT, Ship's Log Book, SPOS program) to a repeated evaluation and performed similar computations demonstrating that the calculations by weather-routing centres are not always faultless and fail to use actual and reliable data.
Artykuł dotyczy problemu rozliczania czasu podróży statku przez czarterującego oraz roszczeń po podróży za niedotrzymanie przez statek warunków umowy czarterowej. Przeanalizowano rzeczywistą podróż statku "Diana", gdzie czarterujący posłużył się firmą AWT do prowadzenia i doradztwa pogodowego statku, a następnie rozliczenia podróży pod względem czasu i zużycia paliwa. Do ukazania problemu wykorzystano dokumentację dostarczoną przez armatora, zawierającą także rozliczenie podróży przez ośrodek AWT oraz roszczenie czarterującego do armatora o rekompensatę za przedłużenie podróży o 11,98 godziny. W artykule poddano ponownej analizie dane pogodowe z trzech źródeł (AWT, Dziennika okrętowego i programu SPOS). Zestawiono je na wykresach jednoznacznie wskazujących różnice w danych, na których opierano rozliczenia, a mające znaczący wpływ na otrzymane wyniki.
Źródło:
Zeszyty Naukowe Akademii Morskiej w Szczecinie; 2010, 21 (93); 88-97
1733-8670
2392-0378
Pojawia się w:
Zeszyty Naukowe Akademii Morskiej w Szczecinie
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Verification of navigational decision supporting system on the ECDIS simulator
Weryfikacja nawigacyjnego systemu wspomagania decyzji na symulatorze ECDIS
Autorzy:
Wołejsza, P.
Magaj, J.
Dziedzic, T.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/360399.pdf
Data publikacji:
2010
Wydawca:
Akademia Morska w Szczecinie. Wydawnictwo AMSz
Tematy:
ECDIS
zderzenie
system wspierania decyzji
collision
decision support system
Opis:
The report presents the results of simulations carried out at the ECDIS laboratory of the Maritime University in Szczecin. Their purpose was to verify the correctness of results obtained from authors’ programme, in particular the calculated meeting parameters of vessels and the collision prevention manoeuvre made.
W raporcie przedstawiono wyniki symulacji dokonanych w laboratorium ECDIS w Akademii Morskiej w Szczecinie. Celem było sprawdzenie poprawności wyników otrzymanych z autorskiego programu, w szczególności wskazanie parametrów spotkania statków i manewrów zapobiegających kolizjom.
Źródło:
Zeszyty Naukowe Akademii Morskiej w Szczecinie; 2010, 22 (94); 78-82
1733-8670
2392-0378
Pojawia się w:
Zeszyty Naukowe Akademii Morskiej w Szczecinie
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmodyfikowane mnożenie o stałej szerokości bitowej
Improved fixed-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/158107.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka komputerowa
filtry cyfrowe
układ mnożący
computer arithmetic
digital filters
multiplier
Opis:
Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.
Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1133-1136
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
"ASG+": Project for improving Polish Multifunctional Precise Satellite Positioning System
Autorzy:
Figurski, M.
Bogusz, J.
Bosy, J.
Kontny, B.
Krankowski, A.
Wielgosz, P.
Powiązania:
https://bibliotekanauki.pl/articles/224934.pdf
Data publikacji:
2011
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
pozycjonowanie precyzyjne
system satelitarny
precise positioning
satellite system
Źródło:
Reports on Geodesy; 2011, z. 2/91; 51-57
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Efektywna komunikacja ARM-FPGA z użyciem interfejsu SPI
Efficient ARM-FPGA data transfer employing SPI interface
Autorzy:
Jamro, E.
Wielgosz, M.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/155109.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy wbudowane
SPI
FPGA
Xilinx EDK
embedded systems
Opis:
W systemach wbudowanych użycie niezależnego procesora ARM oraz układu FPGA umożliwia uzyskanie dużo większej elastyczności projektowania oraz lepszej wydajności niż w przypadku systemów homogenicznych (opartych na tylko jednej platformie). Wadą takiego rozwiązania jest konieczność zapewnienia wydajnej, szybkiej komunikacji, która w omawianym przypadku została zrealizowana poprzez interfejs SPI. Aby uzyskać większą przepustowość danych zaprojektowano dedykowany moduł sprzętowy wewnątrz układu FPGA obsługujący interfejs SPI, pracujący jako urządzenie typu slave po stronie interfejsu SPI oraz master na magistrali PLB (Processor Local Bus).
Implementation of fast and reliable data transfer between an FPGA and a processor is a significant challenge for a designer of heterogeneous embedded systems. In the presented system two separate Printed Circuit Boards (PCB) are employed: ARM-based OMAP3530 [4] and FPGA Spartan3 [2]. SPI (Serial Peripheral Interface) [5] is used as a communication interface due to the OMAP3530 limitations in communication interface choice. For the FPGA module, Xilinx Embeded Development Kit (EDK) and soft-processor MicroBlaze are used. The EDK delivers SPI hardware module [9] compatible with the Processor Local Bus (PLB). Nevertheless, this module employs slave interface on the PLB therefore requires the soft-processor MicroBlaze interaction which limits the transfer speed. Consequently, a dedicated hardware module compatible with the PLB and EDK was designed. This module employs master interface on the PLB bus and slave interface on the SPI interface and is further denoted as the xps_spi_master. As a result, the MicroBlaze is not engaged in the data transfer and, therefore, the transfer speed is significantly larger (which resulted in significant increase in the data throughput). FPGA does ot generate any wait states and therefore the SPI transfer protocol is simplified. The SPI clock speed is 24 MHz and the measured data transfer is roughly 2 MB/s. Summing up, the designed module xps_spi_master significantly speed-ups data transfer and consumes significantly lower FPGA resources in comparison to the original EDK solution, which employs the MicroBlaze and PLB-slave-based SPI interface.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 874-876
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 56

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies