Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Wielgosz, M." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 56
Tytuł:
Wyznaczenie współrzędnych osnowy szczegółowej GPS III powiatu wieruszowskiego
Determination of coordinates of control points in the Wieruszów District area
Autorzy:
Bakuła, M.
Oszczak, S.
Baryła, R.
Popielarczyk, D.
Jarmołowski, W.
Tyszko, A.
Oszczak, B.
Sitnik, E.
Gregorczyk, R.
Wielgosz, P.
Rapiński, J.
Jesiotr, G.
Powiązania:
https://bibliotekanauki.pl/articles/385536.pdf
Data publikacji:
2007
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
nieoznaczoności pomiarów fazowych
ETRF-89
GPS
ambiguity resolution
Opis:
W pracy przedstawiono metodykę pomiaru i opracowania osnowy szczegółowej GPS III na obszarze powiatu wieruszowskiego. Pomiary 988 punktów wykonano metodą statyczną w ciągu dziesięciu dni z wykorzystaniem 12 odbiorników GPS Ashtech Z-XII, Z-Surveyor, Z-Xtreme. W pracy przedstawiono także analizy wyrównania i transformacji z układu ETRF-89 do państwowych układów współrzędnych: "1965" i "2000". Z uwagi na liczne zasłony drzew nad wyznaczanymi punktami, obserwacje GPS powtórzono na około trzydziestu punktach, aby uzyskać wymaganą dokładność i niezależną kontrolę pomiarów. Dodatkowo przy takiej liczbie odbiorników bardzo skuteczne okazały się analizy zamknięć przyrostów w trójkątach jak również warunki geometryczne nieoznaczoności pomiarów fazowych stosowane przy rozwiązaniach multistacyjnych.
The paper presents the methodology of GPS measurements and data elaboration for control points in the Wieruszów District area. GPS measurements of 988 points were executed with the use of static method during ten days of measurements and twelve GPS receivers of Ashtech company i.e. Z-XII, Z-Surveyor, Z-Xtreme. The results and analyses of adjustment and transformation from ETRF-89 to the national coordinate systems: ,,1965" and ,,2000" were also presented. Due to bad observational conditions of GPS measurements there were about thirty points on which GPS measurements were repeated in order to achieve reliable and accurate results. Additionally, loop closures of baselines and geometric conditions of ambiguity network solutions were successfully useful before final adjustment.
Źródło:
Geomatics and Environmental Engineering; 2007, 1, 1/1; 43-52
1898-1135
Pojawia się w:
Geomatics and Environmental Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Results of the first GPS measurement campaign for the determination of absolute vertical and horizontal deformations in the Main and Old City of Gdansk
Autorzy:
Baryła, R.
Oszczak, S.
Wielgosz, P.
Bakuła, M.
Cellmer, S.
Popielarczyk, D.
Jarmołowski, W.
Tyszko, A.
Oszczak, B.
Gregorczyk, R.
Rapiński, J.
Zapert, M.
Powiązania:
https://bibliotekanauki.pl/articles/224426.pdf
Data publikacji:
2007
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
pomiary GPS
GPS
odkształcenie poziome
odkształcenie pionowe
Gdańsk
pomiary geodezyjne
GPS measurements
horizontal deformation
vertical deformation
altitude geodetic matrix
engineering surveying
Opis:
The results of GPS static measurements, conducted in the first measurement campaign at the reference and check points should be adopted as the values of reference for future observation results. The measurement procedures, developed for the first campaign, should be followed in further measurements. The measurement equipment (pole for forced centring of a GPS aerial, GPS aerial, GPS receiver) assigned to each point during the first campaign, should be used each time at the check points. The same calculation procedure should be followed in the analysis of the GPS observation data in future measurement campaigns. If the need to change the calculation procedure is justified, the calculations from previous measurement campaigns should be absolutely redone.
Źródło:
Reports on Geodesy; 2007, z. 1/82; 25-31
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analysis of the parameters influencing the suitability of a surface unit for search and rescue operations at sea
Autorzy:
Bugajski, G.
Małyszko, M.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/135346.pdf
Data publikacji:
2018
Wydawca:
Akademia Morska w Szczecinie. Wydawnictwo AMSz
Tematy:
SAR operation
effectiveness
selection
coordination
risk
usefulness of unit
Opis:
Research studies have discussed the correct selection and choice of the optimal units for a specific type of search and rescue task. This article has described the characteristics and properties of merchant vessels that determine their potential for SAR (Search and Rescue) operation. An attempt was made to estimate the suitability of a craft according to its effectiveness and risk. This research may have an impact on improving the organization and coordination of search and rescue operations at sea. The authors have proposed criteria for evaluating merchant units during selection for planned SAR actions. A model for evaluating the suitability of a unit has been presented. It is a mathematical model with elements of expert knowledge. The model classifies attributes, taking into account the lower and upper risk limits and introducing a risk sensitivity factor. The article contains tables and graphs.
Źródło:
Zeszyty Naukowe Akademii Morskiej w Szczecinie; 2018, 53 (125); 147-153
1733-8670
2392-0378
Pojawia się w:
Zeszyty Naukowe Akademii Morskiej w Szczecinie
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Membrany z polidimetylosiloksanów, polisiloksanouretanów i poli(tlenku fenylenu) do separacji gazów i perwaporacji
Preparation of poly(dimethylsiloxane), poly(siloxane-urethane) and poly(phenylene oxide) membranes for gas separation and pervaporation
Autorzy:
Capała, W.
Zielecka, M.
Bujnowska, E.
Kozakiewicz, J.
Trzaskowska, J.
Ofat-Kawalec, I.
Wielgosz, Z.
Kruzel, A.
Tomzik, S.
Powiązania:
https://bibliotekanauki.pl/articles/945858.pdf
Data publikacji:
2016
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Chemii Przemysłowej
Tematy:
polidimetylosiloksany
polisiloksanouretany
poli(tlenek fenylenu)
membrana
separacja gazów
perwaporacja
poly(dimethylsiloxane)s
poly(siloxane-urethane)s
poly(phenylene oxide)
membrane
gas separation
pervaporation
Opis:
Przedstawiono prace nad otrzymywaniem membran z polidimetylosiloksanów (PDMS), polisiloksanouretanów i poli(tlenku fenylenu) (PPO). W początkowej fazie prac formowano symetryczne membrany gęste, a na kolejnym etapie polimerowe warstwy aktywne formowano bezpośrednio na komercyjnym, porowatym podłożu ceramicznym lub polimerowym. Membrany testowano w procesie rozdziału modelowej mieszaniny gazowej o składzie 17 % CO2, 5 % O2 i 78 % N2 oraz w procesie perwaporacji próżniowej 5 i 10 % mas. wodnego roztworu acetonu (50 °C). W procesie separacji gazów z zastosowaniem membran z PDMS i z polisiloksanouretanów uzyskano permeaty zawierające 40–60 % CO2, w zależności od rodzaju membrany i warunków procesowych. W wypadku zastosowania membran z PPO stężenie CO2 w permeacie wynosiło 26–35 %. Permeaty w procesie perwaporacji zawierały 50–84 % mas. acetonu, a współczynnik separacji β wynosił 20–57, w zależności od membrany i stężenia nadawy.
Studies on the formation of poly(dimethylsiloxane) (PDMS), poly(siloxane-urethane) and poly(phenylene oxide) (PPO) membranes and their properties in gas separation and pervaporation have been presented. Dense symmetric membranes were initially formed in the early stages of the studies. In the next stage of the membrane development, active polymeric layers were cast directly on commercially obtained porous ceramic or polymer supports. The properties of the obtained membranes were then evaluated in the separation of amodel gaseous mixture comprising CO2 (17 %), O2 (5 %) and N2 (78 %) as well as in the vacuum pervaporation of aqueous solutions of acetone (5–10 wt %) at 50 °C. Depending on the type of membrane and process parameters, permeates containing 40–60 % CO2 were obtained with the application of PDMS and poly(siloxane-urethane) membranes. 26–35 % CO2 content was achieved in permeates in the case of PPO-derived membranes. The permeates obtained from pervaporation tests contained 50–84 wt % acetone, while the separation factor β was found to be between 20–57 depending on the type of membrane and the concentration of the feed.
Źródło:
Polimery; 2016, 61, 10; 693-701
0032-2725
Pojawia się w:
Polimery
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
"ASG+": Project for improving Polish Multifunctional Precise Satellite Positioning System
Autorzy:
Figurski, M.
Bogusz, J.
Bosy, J.
Kontny, B.
Krankowski, A.
Wielgosz, P.
Powiązania:
https://bibliotekanauki.pl/articles/224934.pdf
Data publikacji:
2011
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
pozycjonowanie precyzyjne
system satelitarny
precise positioning
satellite system
Źródło:
Reports on Geodesy; 2011, z. 2/91; 51-57
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowoczesne rozwiązania stosowane w automatycznych magazynach
Modern solutions used in automatic warehouse
Autorzy:
Grabowy, M.
Wielgosz, A.
Powiązania:
https://bibliotekanauki.pl/articles/793847.pdf
Data publikacji:
2018
Wydawca:
Szkoła Główna Gospodarstwa Wiejskiego w Warszawie. Wydawnictwo Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie
Źródło:
Zeszyty Naukowe Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie. Ekonomika i Organizacja Logistyki; 2018, 3[2]
2450-8055
Pojawia się w:
Zeszyty Naukowe Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie. Ekonomika i Organizacja Logistyki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Koncepcja opracowania wielofunkcyjnej zabawki rehabilitacyjnej dla dzieci z MPD
Use of toys in the process of rehabilitation of children with cerebral palsy
Autorzy:
Guzik-Kopyto, A.
Wodarski, P.
Kowol, M.
Wielgosz, A.
Powiązania:
https://bibliotekanauki.pl/articles/99224.pdf
Data publikacji:
2013
Wydawca:
Politechnika Śląska. Katedra Biomechatroniki
Tematy:
mózgowe porażenie dziecięce
rehabilitacja
zabawka rehabilitacyjna
infantile cerebral palsy
rehabilitation
rehabilitation toy
Opis:
Mózgowe porażenie dziecięce jest chorobą dotykającą miliony dzieci na świecie, dlatego też istnieje ciągła potrzeba projektowania nowego, czy też ulepszania istniejącego już sprzętu rehabilitacyjnego. Analiza potrzeb fizjoterapeutów, opiekunów oraz chorych dzieci doprowadziła do powstania pomysłu opracowania projektu zabawki rehabilitacyjnej pod postacią obrazu.
Cerebral palsy is a disease that affects millions of children around the world, which is why there is a continuing need to design a new, or improve existing rehabilitation equipment. Analysis of the needs of physiotherapists, carers and sick children led to the idea of a rehabilitation toy in the form of an image.
Źródło:
Aktualne Problemy Biomechaniki; 2013, 7; 49-52
1898-763X
Pojawia się w:
Aktualne Problemy Biomechaniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie reaktora fluidalnego do syntezy 2,6-dimetylofenolu
Use of fluidized bed reactor in 2,6-dimethylphenol synthesis
Autorzy:
Jamanek, D.
Zielecka, M.
Wielgosz, Z.
Cyruchin, K.
Kępska, B.
Wenda, M.
Górska, A.
Krakowiak, J.
Łukomska, A.
Baran, P.
Powiązania:
https://bibliotekanauki.pl/articles/141847.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Przemysłu Chemicznego. Zakład Wydawniczy CHEMPRESS-SITPChem
Tematy:
2,6-dimetylofenol
fenol
reaktor fluidalny
tlenek krzemu
reakcja metylowania fenolu
2,6-dimethylphenol
phenol
fluidized bed reactor
silicon oxide
phenol methylation reaction
Opis:
Prace badawcze dotyczyły otrzymywania i przetestowania katalizatorów do syntezy 2,6-dimetylofenolu, które mogłyby pracować jako złoże fluidalne. Zsyntezowano tlenek krzemu, na który nanoszono w różnych wariantach tlenki: żelaza(III), magnezu(II), chromu(III) i miedzi(II). Ponadto przebadano katalizator TZC-3/1 produkowany przez Grupę Azoty S.A. Tlenek krzemu z naniesionym na powierzchnię tlenkiem magnezu umożliwił prawie 100% przereagowanie fenolu w temp. 733K, przy selektywności w stosunku do 2,6-dimetylofenolu bliskiej 60%. Podobny stopień przereagowania fenolu otrzymano dla katalizatora przemysłowego TZC-3/1, ale jego selektywność względem 2,6-dimetylofenolu wynosi 90%. Wyniki eksperymentów wskazują, że najlepszym spośród badanych katalizatorów jest przemysłowy katalizator TZC-3/1 pozwalający otrzymać najlepsze wyniki w najniższej temperaturze.
Research works were focused on obtaining and testing of catalysts for 2,6-dimethylphenol synthesis that could be used as fluidized bed. Silicon oxide was synthesized, on which subsequently various variants of iron (III), magnesium (II), chrome (III) and copper (II) oxides were deposited. Moreover, catalyst TZC-3/1 produced by Grupa Azoty SA was tested. Silicon oxide with deposited magnesium oxide allowed almost 100% conversion of phenol at 733K with selectivity towards 2,6-dimethylphenol equal to 60%. Similar degree of conversion for phenol was obtained for industrial catalyst TZC-3/1, but its selectivity towards 2,6-dimethylphenol was equal to 90%. Experimental results indicate that the best one among examined catalyst is the industrial catalyst TZC-3/1 that allows obtaining best results at lowest temperature.
Źródło:
Chemik; 2014, 68, 5; 468-477
0009-2886
Pojawia się w:
Chemik
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Computation acceleration on SGI RASC: FPGA based reconfigurable computing hardware
Akceleracja obliczeń na platformie SGI RASC: module obliczeń za pomocą logiki rekonfigurowalnej
Autorzy:
Jamro, E.
Janiszewski, M.
Machaczek, K.
Russek, P.
Wiatr, K.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/305339.pdf
Data publikacji:
2008
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
sprzętowa akceleracja obliczeń
procesory dedykowane
FPGA
obliczenia wielkiej skali
SGI RASC
custom computing
single-purpose processors
high performance computing
Opis:
In this paper a novel method of computation using FPGA technology is presented. In several cases this method provides a calculations speedup with respcct to the General Purpose Processors (GPP). The main concept of this approach is based on such a design of computing hardware architecture to fit algorithm dataflow and best utilize well known computing techniques as pipelining and parallelism. Configurable hardware is used as a implementation platform for custom designed hardware. Paper will present implementation results of algorithms those are used in such areas as cryptography, data analysis and scientific computation. The other promising areas of new technology utilization will also be mentioned, bioinformatics for instance. Mentioned algorithms were designed, tested and implemented on SGI RASC platform. RASC module is a part of Cyfronet's SGI Altix 4700 SMP system. We will also present RASC modern architecture. In principle it consists of FPGA chips and very fast, 128-bit wide local memory. Design tools avaliable for designers will also be presented.
Autorzy prezentują nową metodę prowadzenia obliczeń wielkiej skali, opartą na układach FPGA. W szczególnych przypadkach jej zastosowanie prowadzi do skrócenia czasu obliczeń. Podstawą metody jest prowadzenie obliczeń za pomocą architektur obliczeniowych projektowanych dla danego algorytmu. Ponieważ architektura stworzona została specjalnie dla zadanego algorytmu, lepiej wykorzystuje możliwości równoległej i potokowej realizacji obliczeń. Jako platformę realizacji architektur dedykowanych zastosowano układy rekonfigurowalne. Artykuł prezentuje także wyniki zastosowania wspomnianej techniki w takich obszarach, jak kryptografia, analiza danych i obliczenia naukowe podwójnej precyzji. Wskazano również na inne dziedziny nauki, gdzie opisywana technika jest z powodzeniem stosowana (np.: bioinformatyka). Zrealizowane algorytmy były uruchomione i przetestowane na zainstalowanym w ACK Cyfronet AGH module SGI RASC, będącym częścią systemu SMP Al-tix 4700. Przedstawiono architekturę zastosowanego modułu RASC oraz narzędzia i metody projektowania dostępne dla programistów.
Źródło:
Computer Science; 2008, 9; 21-34
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Efektywna komunikacja ARM-FPGA z użyciem interfejsu SPI
Efficient ARM-FPGA data transfer employing SPI interface
Autorzy:
Jamro, E.
Wielgosz, M.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/155109.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy wbudowane
SPI
FPGA
Xilinx EDK
embedded systems
Opis:
W systemach wbudowanych użycie niezależnego procesora ARM oraz układu FPGA umożliwia uzyskanie dużo większej elastyczności projektowania oraz lepszej wydajności niż w przypadku systemów homogenicznych (opartych na tylko jednej platformie). Wadą takiego rozwiązania jest konieczność zapewnienia wydajnej, szybkiej komunikacji, która w omawianym przypadku została zrealizowana poprzez interfejs SPI. Aby uzyskać większą przepustowość danych zaprojektowano dedykowany moduł sprzętowy wewnątrz układu FPGA obsługujący interfejs SPI, pracujący jako urządzenie typu slave po stronie interfejsu SPI oraz master na magistrali PLB (Processor Local Bus).
Implementation of fast and reliable data transfer between an FPGA and a processor is a significant challenge for a designer of heterogeneous embedded systems. In the presented system two separate Printed Circuit Boards (PCB) are employed: ARM-based OMAP3530 [4] and FPGA Spartan3 [2]. SPI (Serial Peripheral Interface) [5] is used as a communication interface due to the OMAP3530 limitations in communication interface choice. For the FPGA module, Xilinx Embeded Development Kit (EDK) and soft-processor MicroBlaze are used. The EDK delivers SPI hardware module [9] compatible with the Processor Local Bus (PLB). Nevertheless, this module employs slave interface on the PLB therefore requires the soft-processor MicroBlaze interaction which limits the transfer speed. Consequently, a dedicated hardware module compatible with the PLB and EDK was designed. This module employs master interface on the PLB bus and slave interface on the SPI interface and is further denoted as the xps_spi_master. As a result, the MicroBlaze is not engaged in the data transfer and, therefore, the transfer speed is significantly larger (which resulted in significant increase in the data throughput). FPGA does ot generate any wait states and therefore the SPI transfer protocol is simplified. The SPI clock speed is 24 MHz and the measured data transfer is roughly 2 MB/s. Summing up, the designed module xps_spi_master significantly speed-ups data transfer and consumes significantly lower FPGA resources in comparison to the original EDK solution, which employs the MicroBlaze and PLB-slave-based SPI interface.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 874-876
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mnożenie o stałej szerokości bitowej z zaokrąglaniem
Fixed-width multiplier with rounding
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154742.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka cyfrowa
filtry cyfrowe
układ mnożący
digital arithmetic
digital filters
digital multiplier
Opis:
Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.
The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 769-771
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł wydajnego przetwarzania sygnałów dedykowany dla systemu wbudowanego opartego na układzie FPGA
Dedicated module for digital signal processing and FPGA-based embedded system
Autorzy:
Jamro, E.
Wielgosz, M.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/156517.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
systemy wbudowane
Procedura Liniowej Decymacji (PLD)
embedded systems
Procedure of Linear Decimation (PLD)
Opis:
W niniejszym artykule opisano dedykowany moduł akceleracji obliczeń filtracji FIR (filtrów o skończonej odpowiedzi impulsowej) o nazwie xsp_calc. Moduł ten jest kompatybilny ze środowiskiem EDK (Embedded Development Kit) firmy Xilinx oraz magistralą PLB (Processor Local Bus). Na magistrali PLB niniejszy moduł jest urządzeniem typu master, oraz może wykonywać 8 operacji MACs (dodaj i akumuluj) na takt zegara. Dodatkowo moduł ten może obliczać wartość maksymalną, minimalną, średnią oraz skuteczną sygnału.
In this paper a dedicated module compatible with PLB (Processor Local Bus) and EDK (Embeddded Development Kit) provided by Xilinx is described. This module accelerates FIR (Finite Impulse Response) operations as well as average value and RMS (Root Mean Square) calculations. This module was employed in Programmable Unit for Diagnostics (PUD) [4, 5] and for Procedure of Linear Decimation (PLD) [6, 7]. For PLD the decimation ratio depends on the rotary machinery angular speed, and thus number of FIR filter nodes changes from 20 to 2000. Consequently, no standard FIR filter architecture for FPGA can be efficiently employed. Furthermore, the dedicated module presented in Fig. 2 was designed. This module is a master on PLB bus therefore it can perform input/output data transfer independently of the processor MicroBlaze. The processor just initialize calculation process by writing proper data to the selected control registers. This module can perform up to 8 MACs (Multiply and Acumulate) operations per clock cycle, sufficiently for the presented system and comparable with the computation power of a DSP (Digital Signal Processor). The implementation results presented in Tab. 1 illustrate that the presented module requires roughly twice the resources of the MicroBlaze and can speed up FIR calculation process roughly 20 times in comparison to the MicroBlaze.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 629-631
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Novel architecture for floating point accumulator with cancelation error detection
Autorzy:
Jamro, E.
Dąbrowska-Boruch, A.
Russek, P.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/201228.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
floating point arithmetic
computing error
approximate computing
arytmetyka zmiennoprzecinkowa
błąd obliczeniowy
obliczenia przybliżone
Opis:
A floating point accumulator cannot be obtained straightforwardly due to its pipeline architecture and feedback loop. Therefore, an essential part of the proposed floating point accumulator is a critical accumulation loop which is limited to an integer adder and 16-bit shifter only. The proposed accumulator detects a catastrophic cancellation which occurs e.g. when two similar numbers are subtracted. Additionally, modules with reduced hardware resources for rough error evaluation are proposed. The proposed architecture does not comply with the IEEE-754 floating point standard but it guarantees that a correct result, with an arbitrarily defined number of significant bits, is obtained. The proposed calculation philosophy focuses on the desired result error rather than on calculation precision as such.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2018, 66, 5; 579-587
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmodyfikowane mnożenie o stałej szerokości bitowej
Improved fixed-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/158107.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka komputerowa
filtry cyfrowe
układ mnożący
computer arithmetic
digital filters
multiplier
Opis:
Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.
Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1133-1136
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 56

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies