Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Wiatr, M." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 42
Tytuł:
A method for evaluation of uncertainties of noise parameter measurement
Autorzy:
Schmidt-Szałowski, M.
Wiatr, W.
Powiązania:
https://bibliotekanauki.pl/articles/308144.pdf
Data publikacji:
2002
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
microwaves
noise metrology
measurement system
four noise parameters
sensitivity analysis
error propagation
uncertainty
Opis:
The assessment of uncertainties of a two-port noise parameters measurement, presented in the paper, relies on modeling of sources of errors and an investigation of propagation of the errors through a measurement system. This approach is based on a simplified additive error model and small-change sensitivity analysis. The evaluated uncertainties agrees with those observed in experiments. This method may be implemented in automatic noise measurement systems for on-line uncertainty assessment and for optimization of the design of an experiment.
Źródło:
Journal of Telecommunications and Information Technology; 2002, 1; 34-38
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
IEEE 802.3 Ethernet standard implementation in FPGA logic to the needs of the Firewall security system
Autorzy:
Sułkowski, G.
Twardy, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155733.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
information security systems
programmable logic
hardware description language
Opis:
W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 30-32
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
Implementation of the Ethernet Firewall security system in FPGA programmable logic
Autorzy:
Sułkowski, G.
Twardy, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152863.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
information security systems
programmable logic
hardware description language
Opis:
W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 114-116
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji
FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152817.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
obliczanie funkcji elementarnych
przyspieszanie obliczeń, układy programowalne
elementary functions computations
computing acceleration
programmable devices
Opis:
W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 126-128
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł obliczający funkcję eksponenty implementowanej w układach FPGA
FPGA Implementation of Exponent Function
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155683.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
HPC
exp()
FPGA
Opis:
Niniejszy artykuł prezentuje implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512x64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksy-macje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 27-29
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Computation acceleration on SGI RASC: FPGA based reconfigurable computing hardware
Akceleracja obliczeń na platformie SGI RASC: module obliczeń za pomocą logiki rekonfigurowalnej
Autorzy:
Jamro, E.
Janiszewski, M.
Machaczek, K.
Russek, P.
Wiatr, K.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/305339.pdf
Data publikacji:
2008
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
sprzętowa akceleracja obliczeń
procesory dedykowane
FPGA
obliczenia wielkiej skali
SGI RASC
custom computing
single-purpose processors
high performance computing
Opis:
In this paper a novel method of computation using FPGA technology is presented. In several cases this method provides a calculations speedup with respcct to the General Purpose Processors (GPP). The main concept of this approach is based on such a design of computing hardware architecture to fit algorithm dataflow and best utilize well known computing techniques as pipelining and parallelism. Configurable hardware is used as a implementation platform for custom designed hardware. Paper will present implementation results of algorithms those are used in such areas as cryptography, data analysis and scientific computation. The other promising areas of new technology utilization will also be mentioned, bioinformatics for instance. Mentioned algorithms were designed, tested and implemented on SGI RASC platform. RASC module is a part of Cyfronet's SGI Altix 4700 SMP system. We will also present RASC modern architecture. In principle it consists of FPGA chips and very fast, 128-bit wide local memory. Design tools avaliable for designers will also be presented.
Autorzy prezentują nową metodę prowadzenia obliczeń wielkiej skali, opartą na układach FPGA. W szczególnych przypadkach jej zastosowanie prowadzi do skrócenia czasu obliczeń. Podstawą metody jest prowadzenie obliczeń za pomocą architektur obliczeniowych projektowanych dla danego algorytmu. Ponieważ architektura stworzona została specjalnie dla zadanego algorytmu, lepiej wykorzystuje możliwości równoległej i potokowej realizacji obliczeń. Jako platformę realizacji architektur dedykowanych zastosowano układy rekonfigurowalne. Artykuł prezentuje także wyniki zastosowania wspomnianej techniki w takich obszarach, jak kryptografia, analiza danych i obliczenia naukowe podwójnej precyzji. Wskazano również na inne dziedziny nauki, gdzie opisywana technika jest z powodzeniem stosowana (np.: bioinformatyka). Zrealizowane algorytmy były uruchomione i przetestowane na zainstalowanym w ACK Cyfronet AGH module SGI RASC, będącym częścią systemu SMP Al-tix 4700. Przedstawiono architekturę zastosowanego modułu RASC oraz narzędzia i metody projektowania dostępne dla programistów.
Źródło:
Computer Science; 2008, 9; 21-34
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja w układach FPGA mnożenia Montgomery dla akceleracji operacji kryptograficznych
Implementation of Montgomery multiplication for cryptographic algorithm acceleration in FPGA
Autorzy:
Janiszewski, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/156268.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mnożenie Montgomery
mnożenie modulo
FPGA
RSA
Montgomery multiplication
modular multiplication
Opis:
W niniejszej pracy podjęto temat realizacji modułu sprzętowego, mogącego skutecznie przyspieszyć programowe realizacje operacji kryptograficznych. Rozpatrywanym algorytmem jest szyfrowanie asymetryczne RSA. Moduł został zaimplementowany w układzie firmy Xilinx - Virtex 4 LX200. Prędkość działania modułu została porównana z najpopularniejszymi rozwiązaniami programowymi. Rezultaty pokazują, że rozwiązania bazujące na układach rekonfigurowanych mogą konkurować z implementacjami opartymi na procesorach ogólnego przeznaczenia (GPP).
Modular exponentiation is a key operation for RSA cryptographic algorithm. There are many algorithms for computing modular exponentiation - equation 1. The most basic are right to left and left to right binary algorithms. For key length k=1024 bits, 1024 modular squarings and 512 modular multiplications on average must be performed. There are many optimization which allows to minimize the number of multiplications, however they are more suited for software implementations. Therefore key factor for faster modular exponentiation is fast multiplier module. This work presents example implementation of modulo multiplier using Montgomery multiplication algorithm [1]. Montgomery multiplication is the most efficient algorithm when large number of multiplications must be performed with respect to the same modulus n. Our results show that timings comparable with modern processors can be achieved - table 2. This works also presents optimizations of proposed module, which allow greater speedup and application of FPGA bas
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 550-552
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
Security rules verification mechanism supported by local cache memory for the hardware Firewall security system
Autorzy:
Sułkowski, G.
Twardy, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/156198.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
firewall
pamięci podręczne
potokowość
przetwarzanie równoległe
information security systems
programmable logic
hardware description language
firewal
packet classification algorithms
cache memory
pipelining
parallel processing
Opis:
W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 511-513
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Akceleracja obliczeń zmiennoprzecinkowych na platformie RASC
Accelerating calculations on the RASC platform
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154331.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
HPRC (High Performance Reconfigurable Computing)
elementary functions
exponential function
Opis:
W artykule zostały zaprezentowane wyniki testów przeprowadzonych w celu określenia maksymalnej szybkości wykonywania operacji zmiennoprzecinkowych na platformie rekonfigurowanej RASC. Zaimplementowano różne dostępne tryby konfiguracji jednostki Host oraz RASC w celu wyłonienia najbardziej efektywnego pod względem wydajności trybu pracy jednostki obliczeniowej. Uzyskane wyniki pomiarów ujawniały, że kombinacja Direct I/O oraz DMA zapewnia najwyższą przepustowość pomiędzy węzłami Host i RASC. Niemniej jednak dla niektórych aplikacji tryb multi-buffering może okazać się bardziej odpowiedni, ze względu na możliwość jednoczesnego przesyłania danych i wykonywania operacji. Funkcja exp() w standardzie zmiennoprzecinkowym o podwójnej precyzji została wykorzystana jako przykładowa aplikacja, która pozwoliła oszacowanie możliwej do uzyskania akceleracji obliczeń na platformie RASC.
This paper presents results of the tests performed to determine high speed calculations capabilities of the SGI RASC platform. Different data transfer modes and memory management approaches were examined to choose the most effective combination of the Host and RASC memory adjustments. That work may be regarded as a case study of the contemporary FPGA -based accelerator which, however, can characterize the whole branch of the devices. The paper is strongly focused on the floating point calculations potential of the FPGA accelerator. The RASC algorithm execution procedure, from the processor perspective, is composed of several functions which reserve resources, queue commands and perform other preparation steps. It is noteworthy (Fig. 3) that the time consumed by the functions remains roughly the same, independent of the algorithm being executed. The resource reservation procedure, once conducted, allows many executions of the algorithm -that amounts to huge time savings, since the procedure takes approximately 7.5 ms, which is roughly 99 % of the overall execution time of the algorithm. Rasclib algorithm commit and rasclib algorithm wait calls are considered to be the key (Fig. 3) part of the RASC software execution routine. The first one activates the FPGA between these two commands is the transfer and algorithm execution time. All curves (Fig. 4) reflect overall processing time of the same amount of data, but differ in size of the single data chunk which varies from 1024x64 bit = 8 kB to 1048576x64 bit = 8 MB. It has been observed that for the bigger chunk much better results are achieved in terms of the effective execution time. However, above 1 MB a decrease of the effective execution time seems to indicate saturation, therefore sending data in bigger portions may not improve the performance of the system so much. The most effective execution time of single exp() function for SRAM buffering mode is 12 ns, so 9,5 ns is transport overhead due to bus delays. The theoretical calculation time of single exp() function (data transfer is not taken into account) is 2,5 ns because two exp() are implemented on the RASC and clocked at 200 Mhz. The obtained measurement results show that Direct I/O mode together with DMA transfer provides the highest data throughput between the Host and RASC slice. Nevertheless, for some application multi-buffering can appear to be more suitable in terms of concurrent data transfer capabilities and FPGA algorithm execution. As a hardware acceleration example, there is considered an exponential function which allows estimating maximum achievable data processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 485-487
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Network address filtering in a hardware Firewall security system
Autorzy:
Twardy, M.
Sułkowski, G.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154319.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
IT Security Systems
programmable logic
hardware description language
Opis:
W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 479-481
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
High-speed network port filtering in a hardware Firewall security system
Autorzy:
Twardy, M.
Sułkowski, G.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/151917.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
IT Security Systems
programmable logic
hardware description language
Opis:
W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 615-617
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Loop profiling tool for HPC code inspection as an efficient method of FPGA based acceleration
Autorzy:
Pietroń, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/929582.pdf
Data publikacji:
2010
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
HPC
HPRC
obliczanie wysokowartościowe
obliczanie rekonfigurowalne
przetwarzanie danych
loop profiling
Mitrion-C
DFG (data flow graph)
Opis:
This paper presents research on FPGA based acceleration of HPC applications. The most important goal is to extract a code that can be sped up. A major drawback is the lack of a tool which could do it. HPC applications usually consist of a huge amount of a complex source code. This is one of the reasons why the process of acceleration should be as automated as possible. Another reason is to make use of HLLs (High Level Languages) such as Mitrion-C (Mohl, 2006). HLLs were invented to make the development of HPRC applications faster. Loop profiling is one of the steps to check if the insertion of an HLL to an existing HPC source code is possible to gain acceleration of these applications. Hence the most important step to achieve acceleration is to extract the most time consuming code and data dependency, which makes the code easier to be pipelined and parallelized. Data dependency also gives information on how to implement algorithms in an FPGA circuit with minimal initialization of it during the execution of algorithms.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2010, 20, 3; 581-589
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mnożenie o stałej szerokości bitowej z zaokrąglaniem
Fixed-width multiplier with rounding
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154742.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka cyfrowa
filtry cyfrowe
układ mnożący
digital arithmetic
digital filters
digital multiplier
Opis:
Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.
The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 769-771
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Prace promocyjne
Degree theses and dissertations
Autorzy:
Wiatr, M.
Powiązania:
https://bibliotekanauki.pl/articles/347627.pdf
Data publikacji:
2010
Wydawca:
Akademia Wojsk Lądowych imienia generała Tadeusza Kościuszki
Tematy:
prace dyplomowe
dysertacje naukowe
stopnie i tytuły naukowe
graduate theses
scientific dissertations
academic degrees and titles
Opis:
Artykuł rozpoczyna cykl kilku publikacji poświeconych praktycznej wiedzy przydatnej podczas realizacji prac promocyjnych. Prace takie przygotowuje się w celu uzyskania uprawnień zawodowych (prace licencjackie, inżynierskie i magisterskie), bądź też uzyskania stopni naukowych (doktora i doktora habilitowanego). Praca magisterska, a tym bardziej licencjacka, to zadanie, przy rozwiązywaniu którego dyplomant ma się wykazać zasobem osiągniętych w czasie studiów wiadomości, oczytaniem fachowym, inwencją i dociekliwością w rozwiązywaniu problemu. Jest to w zasadzie wypełnienie własną inwencją ram zakreślonych przez promotora. W pracy doktorskiej umiejętność postawienia problemu, dobór materiału badawczego i wybór właściwej metody opracowania należy do najważniejszych poczynań doktoranta. Doktorant nie musi wnieść wiele nowego do nauki, powinien natomiast wykazać się umiejętnością właściwego formułowania problemu badawczego i doboru metod umożliwiających jego rozwiązanie. O rozprawie habilitacyjnej możemy mówić tylko wówczas, gdy wnosi ona twórczy wkład do nauki.
The article begins a series of several publications devoted to practical knowledge that may be useful while working on degree theses and dissertations. They are written in order to gain professional qualifications (bachelor’s, engineer’s and master’s theses) or to earn an academic degree (PhD and habilitation degree). A master’s thesis, or a bachelor’s one in particular, is a task during which, while solving it, the candidate is expected to demonstrate the scope of knowledge acquired during studies, his/her familiarity with specialist literature, ingenuity and inquisitiveness while solving the problem. In fact, what the candidate needs to do is to fill the scope of the thesis as defined by the supervisor with his/her own ingenuity. As regards a PhD dissertation, the most significant actions of a PhD candidate include an ability to define a problem, selection of research material and choice of the most appropriate method of presentation. A PhD candidate does not have to contribute much new to science. However, he/she should demonstrate an ability to accurately formulate a research problem and to select the methods enabling its solution. A dissertation is a habilitation one only when it provides creative input into science.
Źródło:
Zeszyty Naukowe / Wyższa Szkoła Oficerska Wojsk Lądowych im. gen. T. Kościuszki; 2010, 2; 90-99
1731-8157
Pojawia się w:
Zeszyty Naukowe / Wyższa Szkoła Oficerska Wojsk Lądowych im. gen. T. Kościuszki
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 42

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies