Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "Stefanucci, C." wg kryterium: Autor


Wyświetlanie 1-2 z 2
Tytuł:
SPICE simulation of passive N-type guard rings in smart power ICs
Autorzy:
Buccella, P.
Stefanucci, C.
Sallese, J.-M.
Kayal, M.
Powiązania:
https://bibliotekanauki.pl/articles/397726.pdf
Data publikacji:
2015
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
substrate modeling
noise coupling
power parasitic modelling
modelowanie substratów
sprzężenie zakłóceń
zasilanie pasożytnicze
Opis:
When designing in Smart Power technologies, TCAD simulations are mandatory to design effective passive protections against parasitic couplings due to minority carriers. The objective of this paper is to propose a SPICE-based approach to characterize electrical key parameters of a passive protection directly within standard IC design flow avoiding time consuming TCAD simulations. Our approach consists in integrating a new substrate model in SPICE to enable designers to derive themselves process specific design rules and reduce substrate couplings. This methodology enables designers to access valuable results in the early stage of IC design, where before such results could be obtained only in the final verification step.
Źródło:
International Journal of Microelectronics and Computer Science; 2015, 6, 2; 64-68
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Spice simulation of substrate potential shift in HVCMOS technologies
Autorzy:
Stefanucci, C.
Buccella, P.
Kayal, M.
Sallese, J.-M.
Powiązania:
https://bibliotekanauki.pl/articles/397879.pdf
Data publikacji:
2015
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
Smart Power ICs
HVCMOS modeling
vertical bipolar transistor
substrate potential shift
Smart Power
modelowanie HVCMOS
pionowy tranzystor bipolarny
Opis:
High voltage CMOS active devices inherently include a parasitic vertical PNP bipolar transistor. When activated it injects holes into the substrate causing a dangerous potential shift. In this work a spice-modeling approach based on transistor layout is presented to simulate substrate de-biasing in Smart Power ICs. The proposed model relies on a parasitic substrate network without the need of a parasitic BJT in HVCMOS compact models. The results are compared with TCAD simulations at different temperatures showing good agreement. Potential shift of the substrate is analysed for different geometrical configurations to estimate the effect of P+ grounding schemes and backside contact.
Źródło:
International Journal of Microelectronics and Computer Science; 2015, 6, 4; 142-147
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies