Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Siast, J." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Network-on-Multi-Chip (NoMC) with Monitoring and Debugging Support
    Autorzy:
    Łuczak, A.
    Stępniewski, M.
    Siast, J.
    Domański, M.
    Stankiewicz, O.
    Kurc, M.
    Konieczny, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/307888.pdf
    Data publikacji:
    2011
    Wydawca:
    Instytut Łączności - Państwowy Instytut Badawczy
    Tematy:
    debugging
    FPGA
    multi-chip
    video coding
    Opis:
    This paper summarizes recent research on network-on-multi-chip (NoMC) at Poznań University of Technology. The proposed network architecture supports hierarchical addressing and multicast transition mode. Such an approach provides new debugging functionality hardly attainable in classical hardware testing methodology. A multicast transmission also enables real-time packet monitoring. The introduced features of NoC network allow to elaborate a model of hardware video codec that utilizes distributed processing on many FPGAs. Final performance of the designed network was assessed using a model of AVC coder and multi-FPGA platforms. In such a system, the introduced multicast transmission mode yields overall gain of bandwidth up to 30%. Moreover, synthesis results show that the basic network components designed in Verilog language are suitable and easily synthesizable for FPGA devices.
    Źródło:
    Journal of Telecommunications and Information Technology; 2011, 3; 81-86
    1509-4553
    1899-8852
    Pojawia się w:
    Journal of Telecommunications and Information Technology
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szeregowy interfejs komunikacyjny dla układów FPGA serii Virtex
    Serial interface for Virtex series FPGA devices
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Siast, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154766.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    SERDES
    FPGA
    komunikacja między układami
    inter-chip communication
    Opis:
    Artykuł przedstawia implementację sprzętową szeregowego interfejsu komunikacyjnego dla układów FPGA firmy Xilinx z serii Virtex. Rozwiązanie opiera się na wbudowanych w układy tej serii moduły SERDES i jest dedykowane dla zastosowań wymagających dużych przepływności. Interfejs charakteryzuje się skalowalnością, oraz możliwością pracy w osobnej domenie częstotliwościowej. Proponowane moduły zostały przetestowane w symulacjach, oraz w układzie sprzętowym.
    The paper presents hardware implementation of serial communication interface for Xilinx Virtex series programmable devices. The proposed solution is based on embedded SERDES modules of these devices and shows practical realisation of fast interface for multimedia purposes, where high bitrates are required. The interface is scalable and has ability to operate in a separate clock frequency domain, which allows flexible modification of its parameters according to the project requirements. The receiver and transmitter architecture is presented in paragraph 2. There is also described the way of dividing the transmitted data into transition flits, the method for ensuring synchronization and theoretical throughput of the developed link. The proposed modules were tested by simulations and hardware implementation (see paragraph 3). Tables 1 and 2 contain the synthesis results for different FPGAs. A new application model consisting of a video camera as a source of the transmitted signal and starter boards with Virtex FPGAs as processing devices is presented. The worked out interface is used for connecting boards. Its proper work is proved by visual observation of the transmitted and processed video data presented on LCD displays mounted on two system starter boards. The false rate level for the transmitted data was also computed. It is given in Table 3.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 749-751
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hierarchical Fast Selection of Intraframe Prediction Mode in HEVC
    Autorzy:
    Siast, J.
    Stankowski, J.
    Domański, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226081.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    video coding
    high efficiency video coding (HEVC)
    intraframe prediction
    fast mode selection
    Opis:
    In the new HEVC standard, there are 35 intraframe prediction modes. Therefore, real-time implementations need fast mode pre-selection to reduce the computational load of cost comparison for individual modes. In this paper, a simple technique is proposed to reduce the complexity of the Unified Intra Prediction by decreasing the mode candidate number evaluated in the Rough Mode Decision step. We call this approach hierarchical as we decrease stepwise the angles between the directions of the prediction modes that are tested. Obviously, the fast mode selection results in significant complexity reduction obtained at the cost of choosing a sub-optimum mode related to slightly reduced compression performance. In the paper, it is proposed how to calculate the trade-off between encoder complexity and compression performance, using the ratio of relative coding time reduction and average bitrate increase estimated for constant decoded video quality. Extensive experiments prove that this ratio is much higher for the proposed technique than for many other techniques from the references.
    Źródło:
    International Journal of Electronics and Telecommunications; 2016, 62, 2; 147-151
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analysis of Compressed Data Stream Content in HEVC Video Encoder
    Autorzy:
    Stankowski, J.
    Karwowski, D.
    Grajek, T.
    Wegner, K.
    Siast, J.
    Klimaszewski, K.
    Stankiewicz, O.
    Domański, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/227246.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    HEVC
    video compression
    compressed data stream analysis
    Opis:
    In this paper, a detailed analysis of the content of the bitstream, produced by the HEVC video encoder is presented. With the use of the HM 10.0 reference software the following statistics were investigated: 1) the amount of data in the encoded stream related to individual frame types, 2) the relationship between the value of the QP and the size of the bitstream at the output of the encoder, 3) contribution of individual types of data to I and B frames. The above mentioned aspects have been thoroughly explored for a wide range of target bitrates. The obtained results became the basis for highlighting guidelines that allow for efficient bitrate control in the HEVC encoder.
    Źródło:
    International Journal of Electronics and Telecommunications; 2015, 61, 2; 121-127
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies