Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Sergiyenko, A." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Tunable infinite impulse responce filters in FPGA
    Autorzy:
    Maslennikova, N.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/118360.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Koszalińska. Wydawnictwo Uczelniane
    Tematy:
    IIR
    FPGA
    allpass filter
    structure synthesis
    filtry IIR
    filtry fazowe
    synteza struktury
    Opis:
    Dany artykuł poświęcony jest właściwościom filtrów cyfrowych, zrealizowanych w programowalnych logicznych układach scalonych. Dzięki wykorzystaniu filtrów fazowych, efektów maskowania, potokowości oraz rozproszeniu zasobów otrzymano małe nakłady aparaturowe oraz wysoką częstotliwość taktowania filtrów. Strukturę filtra otrzymano metodą odwzorowania grafu przestrzennego synchronicznych potoków danych algorytmu filtracji. Płynna zmiana częstotliwości przekroju jest osiągana poprzez szybkie obliczenie współczynników filtra we wbudowanym kalkulatorze współczynników.
    Features of the dynamically tuned IIR filters, which are configured in FPGA, are considered. The filters utilize the frequency masking properties of the all-pass digital filters, which have the delay factors z-k. The mapping of the filter algorithm is implemented using pipelining and retiming techniques, based on the spatial synchronous dataflow graph, which provides the small hardware volume, and high clock frequency. The smooth stopband frequency tuning is provided by the built-in coefficient calculator.
    Źródło:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2016, 9; 29-36
    1897-7421
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Scheduling of synchronous dataflow graphs for datapath synthesis
    Autorzy:
    Maslennikowa, N.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/118384.pdf
    Data publikacji:
    2015
    Wydawca:
    Politechnika Koszalińska. Wydawnictwo Uczelniane
    Tematy:
    data flow graph
    DFG (data flow graph)
    synchronous dataflow graphs
    SDFs
    matrix
    pipelined datapath design
    graf zależności informacyjnych
    DFG
    synchroniczny graf zależności informacyjnych
    macierz
    projektowanie potokowej jednostki przetwarzającej
    Opis:
    A method of the schedule searching is proposed, which is based on the properties of the spatial SDF. The method is based on the SDF representation in the multidimensional space. The dimensions of this space are spatial coordinate of the processing unit, time moment of the operator calculation, and operator type. During the synthesis, the nodes are placed in the space according to a set of rules, providing the minimum hardware volume for the given number of clock cycles in the algorithm period. The resulting spatial SDF is described by VHDL language and is modeled and compiled using proper CAD tools. The method is successfully proven by the synthesis of a set of FFT processors, IIR filters, and other pipelined datapaths for FPGA.
    Zaproponowany sposób poszukiwania opiera się na właściwościach przestrzennych SDF. Metoda ta bazuje na SDF prezentacji w przestrzeni wielowymiarowej. Wymiarami danej przestrzeni są współrzędne jednostki przetwarzającej, czas momentu obliczeniowego operatora oraz typ operatora. Podczas syntezy, węzły są umieszczone w przestrzeni zgodnie z zestawem reguł, dając minimalną częstotliwość pracy zegara systemowego podczas wykonywania algorytmu. Powstały przestrzenny SDF jest opisany przez język VHDL i jest modelowany i skompilowany przy użyciu odpowiednich narzędzi CAD. Ta metoda jest pomyślnie sprawdzona przez syntezę zestawu procesorów FFT, filtrów IIR, oraz innych potokowych jednostek przetwarzających płytki FPGA.
    Źródło:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2015, 8; 53-60
    1897-7421
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
    Rational fraction arithmetic unit IP-core generator
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156200.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy czasu rzeczywistego SoC
    arytmetyka ułamkowa RFA
    język opisu sprzętu
    VHDL
    generator IP Core
    układy reprogramowalne FPGA
    bloki DSP
    system on chip
    rational fraction arithmetic
    FPGA
    DSP
    Opis:
    W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
    In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie arytmetyki ułamkowej w reprogramowalnych jednostkach przetwarzających systemów jednoukładowych
    Application of the fractional arithmetic in the reprogrammable processing units of the single-chip systems
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Pawłowski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/1203397.pdf
    Data publikacji:
    2009
    Wydawca:
    Politechnika Koszalińska. Wydawnictwo Uczelniane
    Tematy:
    arytmetyka ułamkowa
    system jednoukładowy
    arytmetyka stałoprzecinkowa
    fractional arithmetic
    reprogrammable processing units
    single-chip systems
    Opis:
    W niniejszej pracy przedstawiono wyniki badań autorów nad zaletami i wadami stosowania arytmetyki ułamkowej w jednostkach przetwarzających (arytmetyczno-logicznych) systemów wyspecjalizowanych przeznaczonych do realizacji w nowoczesnych układach reprogramowalnych. Autorzy porównali dokładność obliczeń przeprowadzonych w arytmetyce ułamkowej z odpowiednią dokładnością klasycznej arytmetyki stałoprzecinkowej dla danych wejściowych różnej wielkości oraz opracowali kilka architektur potokowych i równoległych jednostek przetwarzających realizujących wybrane algorytmy algebry liniowej. Implementacja opracowanych przez autorów kilku z wyżej wymienionych architektur w układach FPGA rodziny Xilinx Virtex4 wykazały, że one lepiej wykorzystują zasoby sprzętowe nowoczesnych układów FPGA (np. wbudowane bloki mnożenia, DSP i pamięci RAM/FIFO). Ponadto złożoność sprzętowa jednostek przetwarzających RFA jest nawet kilkukrotnie mniejsza, a maksymalna częstotliwość działania – nawet dwukrotnie większa w porównaniu do odpowiednich parametrów podobnych jednostek przetwarzających działających na liczbach stało- lub zmienno-przecinkowych (przy porównywalnej dokładności obliczeń).
    Źródło:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2009, 1; 23-58
    1897-7421
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Adsorptive solar refrigerators based on composite adsorbents 'silica gel – sodium sulphate'
    Autorzy:
    Belyanovskaya, Elena A.
    Pustovoy, Grigoriy N.
    Sukhyy, Kostyntyn M.
    Sergiyenko, Yana O.
    Yeromin, Oleksandr O.
    Prokopenko, Elena .
    Gubinsky, Mikhailo V.
    Kizek, Ján
    Lukáč, Ladislav
    Powiązania:
    https://bibliotekanauki.pl/articles/396041.pdf
    Data publikacji:
    2019
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    adsorptive refrigerator
    composite adsorbent
    coefficient of performance
    adsorptive capacity
    regeneration temperature
    chłodziarka adsorpcyjna
    adsorbent
    współczynnik wydajności
    zdolność adsorpcyjna
    temperatura
    Opis:
    The operation processes of adsorptive solar refrigerators based on composite adsorbents ‘silica gel - sodium sulphate’ were studied. The correlation between the adsorbent composition and the coefficient of the energy performance of the device was stated. As a consequence of the decreasing of adsorbent mass, the coefficient of performance is increased when sodium sulphate content in the composite increased. Effect of the regeneration process parameters on the composite on the coefficient of performance of the adsorptive refrigenerator was stated. The growth of the coefficient of performance is shown to result from decreasing the difference between adsorbent temperature and regeneration temperature from 85 to 55°C. The maximum values of the coefficient of performance of studied solar adsorptive refrigenerator about of 1.14 are stated for composites containing about 20 wt. % silica gel and 80 wt. % sodium sulphate.
    Źródło:
    Civil and Environmental Engineering Reports; 2019, 29, 3; 200-208
    2080-5187
    2450-8594
    Pojawia się w:
    Civil and Environmental Engineering Reports
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies