Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Rajda, P. J." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Implementacja algorytmu szkieletyzacji w układzie FPGA
    Skeletonization hardware implementation in FPGA device
    Autorzy:
    Świerczek, B.
    Kasperek, J.
    Rajda, P. J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155622.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szkieletyzacja
    przetwarzanie obrazów
    echokardiografia
    układy rekonfigurowane
    skeletonisation
    image processing
    echocardiography
    programmable devices
    Opis:
    Artykuł przedstawia sprzętową implementację algorytmu szkieletyzacji w układzie FPGA Virtex II firmy Xilinx. Szkieletyzacja jest operacją mającą na celu wyodrębnić osiowe punkty - szkielety figur w analizowa-nym obszarze - który można zdefiniować jako zbiór wszystkich punktów równoodległych od co najmniej dwóch punktów należących do jej brzegu. Operacja szkieletyzacji jest wykorzystywana w systemie wizyjnym realizującym detekcję granic lewej komory serca na podstawie wyników badania echokardiograficznego, do wyznaczania bazy i osi głównej lewej komory. W artykule przedstawiano szczegóły implementacji, wnioski z przeprowadzonych prac a także możliwości rozwiązań zrównoleglenia algorytmu.
    The proposed paper presents the implementation of the image skeletonization algorithm in a high capacity Virtex II FPGA device. Presented work is a part of the image processing system dedicated to left ventricle parameters detection based on echocardiographic image data. Skeletonization is a transformation of a component of a digital image into a subset of the original component. This paper refers skeletonization algorithm defined by thinning approaches. Motivation for interest in skeletonization algorithm computation is the need to simplify the echocardiographic image shape in order to find the left ventricle main axis for further quantitative analysis - Fig. 3. Module hardware implementation details, achieved timing parameters as well as speed enhancement possibilities are discussed in the proposed text.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 75-77
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Studies of the AA2519 Alloy Hot Rolling Process and Cladding with EN AW-1050A Alloy
    Autorzy:
    Płonka, B.
    Rajda, M.
    Zamkotowicz, Z.
    Żelechowski, J.
    Remsak, K.
    Korczak, P.
    Szymański, W.
    Snieżek, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/355946.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    Al alloys
    rolling
    cladding
    mechanical properties
    structure
    Opis:
    The objective of the study was to determine the feasibility of plastic forming by hot rolling of the AA2519 aluminium alloy sheets and cladding these sheets with a layer of the EN AW-1050A alloy. Numerous hot-rolling tests were carried out on the slab ingots to define the parameters of the AA2519 alloy rolling process. It has been established that rolling of the AA2519 alloy should be carried out in the temperature range of 400-440°C. Depending on the required final thickness of the sheet metal, appropriate thickness of the EN AW-1050A alloy sheet, used as a cladding layer, was selected. As a next step, structure and mechanical properties of the resulting AA2519 alloy sheets clad with EN AW-1050A alloy was examined. The thickness of the coating layer was established at 0,3÷0,5mm. Studies covered alloy grain size and the core alloy-cladding material bond strength.
    Źródło:
    Archives of Metallurgy and Materials; 2016, 61, 1; 381-388
    1733-3490
    Pojawia się w:
    Archives of Metallurgy and Materials
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    The influence of extrusion process parameters and heat treatment on the mechanical properties of high-strenght magnesium alloy
    Wpływ parametrów procesu wyciskania i obróbki cieplnej na właściwości mechaniczne wysokowytrzymałych stopów magnezu
    Autorzy:
    Płonka, B.
    Kut, J.
    Korczak, P.
    Lech-Grega, M.
    Rajda, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/355035.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    stopy magnezu
    wyciskanie
    obróbka cieplna
    magnesium alloys
    direct extrusion
    mechanical properties
    magnesium alloys structure
    Opis:
    The article consists test results of direct extrusion AZ80A & ZK60A magnesium alloys. Extrusion process was conducted in the temperature range 350-450 degree Celsjus at different extrusion speeds (ram speed 0.8 mm/s and 2.8 mm/s). In order to find optimum precipitation strengthening parameters the aging curves have been made. Extruded rods were characterized by mechanical properties in different tempers. Basic structure researches of magnesium alloys have been made.
    Przedstawiono wyniki badań stopów magnezu AZ80A i ZK60A w procesie współbieżnego wyciskania. Proces wyciskania prowadzono w zakresie temperatur 350-450 stopni Celsjusza przy różnych prędkościach wyciskania (prędkość tłoka 0,8mm/s i 2,8mm/s). W celu doboru odpowiedniego czasu starzenia wykonano krzywe umocnienia wydzieleniowego. Otrzymane pręty wyciskane scharakteryzowano pod katem właściwości mechaniczne w różnych stanach umocnienia wydzieleniowego. Przeprowadzono podstawowe badania struktury stopów magnezu.
    Źródło:
    Archives of Metallurgy and Materials; 2012, 57, 2; 619-626
    1733-3490
    Pojawia się w:
    Archives of Metallurgy and Materials
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Automated test system for special-purpose batteries verification
    Autorzy:
    Kruszec, T.
    Kwolek, J.
    Szczurkowski, M.
    Kica, T.
    Kasperek, J.
    Rajda, P. J.
    Powiązania:
    https://bibliotekanauki.pl/articles/973068.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    batteries examination
    automated test
    ATEX
    Opis:
    The paper describes the automated test system, designed for a special-purpose batteries examination, along with some exemplary test results. It presents requirements from energy supply sources for mobile devices working in coal mines spaces and its most crucial parameters, justifies the need for deploying a proposed solution, presents its hardware and software architecture and finishes with the batteries test outputs and some observations made.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 9; 422-425
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Cyfrowy system stabilizacji obrazu
    Digital Image Stabilization System
    Autorzy:
    Kasperek, J.
    Kulak, P.
    Rajda, P. J.
    Powiązania:
    https://bibliotekanauki.pl/articles/151808.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    cyfrowa stabilizacja obrazu
    korelacja fazowa
    FPGA
    digital image stabilization
    phase correlation
    Opis:
    Dla eliminacji niepożądanych drgań kamery w sekwencji obrazów wybrano metodę korelacji fazowej, jako efektywną i dokładną metodę analizy w dziedzinie częstotliwości, bazująca na fourierowskim twierdzeniu o przesunięciu. Pomimo, że analizowanie ruchu nie jest w tej dziedzinie naturalnym sposobem, ma jednak pożądane cechy. Artykuł opisuje metodę oraz całą ścieżkę implementacji: od ewaluacji algorytmu w środowisku MATLAB, przez bitowo wierny model stałoprzecinkowy algorytmu, aż do jego sprzętowej realizacji na platformie FPGA.
    A typical DIS algorithm consists of the below-mentioned stages: image preprocessing, shift estimation between subsequent frames, unwanted jitter estimation and jitter compensation. To eliminate the unintended motion (jitter) in the sequence of images, a phase correlation method was taken under consideration. It is a powerful and accurate method to determine the relative shift between two signals. Using this method, the whole image is divided into several sub-images, on which phase correlation based motion estimation is performed. These sub-images are used to determine local motion vectors, represented by a vertical and horizontal component. Then, with a simple statistical analysis, an overall camera shift is estimated. The overall frame-to-frame motion consists of two components: intended camera movement (smooth, with a slow, monotonic variations from frame to frame) and unwanted motion (rapid, non-monotonic variations). Thus, temporal filtering can be applied to evaluate an unwanted jitter. Finally, the current image is compensated (framed) due to the evaluated jitter. The paper describes the method itself, as well as the whole path of its implementation: from software MATLAB evaluation of the algorithm, through the bit-accurate model of the algorithm, to the FPGA implementation. Validation of the design was carried out using real image sequences.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 584-586
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szeregowa koncepcja kamery teleskopu CTA
    Concept of serial CTA camera
    Autorzy:
    Kasperek, J.
    Koryciak, S.
    Kozioł, J.
    Rajda, P. J.
    Ziętara, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154681.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    teleskop CTA
    interfejsy szeregowe
    FPGA
    Cherenkov Telescope Array
    fast serial ports
    Opis:
    W ramach European Research Area trwają prace nad konstrukcją macierzy teleskopów wykorzystujących zjawisko promieniowania Czerenkowa do obserwacji kosmosu w zakresie promieniowania o bardzo dużych energiach, rzędu 100GeV do 100TeV. Autorzy przedstawiają koncepcję budowy cyfrowej kamery teleskopu, opartej w dużej mierze na szybkich, szeregowych interfejsach danych, możliwych do implementacji w zaawansowanych układach FPGA. W artykule porównano opracowaną koncepcję z innymi, proponowanymi dotychczas. Przedstawiono również wybrane szczegóły konstrukcyjne.
    One of the main astrophysical topics within the European Research Area is construction of Cherenkov Telescope Array. It is destined for observations of the space in very high energy gamma radiation ranges (100GeV to 100TeV). The authors of the paper introduce a serial concept of the digital camera for the CTA telescope. The concept is based on very fast serial ports, existing in high-performance FPGAs. Serial ports are intended to be used in the design for inter-chip, as well as for inter-board communication. The paper compares the described concept with another, proposed so far. All Cherenkov observatories existing so far exploit the analog or digital data acquisition along with analog trigger circuit. Implementing the trigger circuit in the digital domain enables full reconfigurability of the camera. It allows fitting the trigger algorithm to the current needs and improving it due to the gathered experience. However, digital processing of signals from 1…2k photomultipliers in each camera induces a very complex circuit. To simplify the design there is proposed applying quad ADCs with serial outputs of 500 Mbps to 4 Gbps. It will allow reduction of the required number of PCB layers. Another proposed improvement is integration of signals, connecting clusters of 16 photomultipliers with the central board. Embedding the synchro-start signal within the clock signal, as well as transmission of all remaining data through the 2-pair, 2-way Common Serial Interface reduces the number of the required twisted pairs to only 3. Both above propositions reduce the number of cables and connectors by 9. Additionally, there are explained a few construction details of test designs.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 739-741
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wysokiej klasy odtwarzacz audio
    High fidelity FPGA-based music player
    Autorzy:
    Kasperek, J.
    Półchłopek, W.
    Rajda, P.
    Waszczyszyn, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156433.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy audiofilskie
    karta SD
    aplikacje FPGA
    FPGA application
    audiophile music player
    SD card
    uncompressed music
    Opis:
    W pracy opisano zastosowanie układów programowalnych w audiofilskim, prototypowym odtwarzaczu muzyki. Rozwiązanie wykorzystuje zaawansowane układy audio, mikrokontroler, układ FPGA oraz karty pamięci flash jako nośnik przekazu dla dostarczania najwyższej jakości dźwięku w formacie cyfrowym bez kompresji. Dzięki wbudowanemu w układ FPGA kontrolerowi hosta karty Secure Digital, urządzenie wykorzystuje szybki transfer danych z karty i umożliwia słuchanie muzyki stereo z częstotliwościami próbkowania do 192 kHz przy 24-bitowej precyzji.
    The paper describes the FPGA application to the high fidelity audio-phile music player prototype. The solution uses the Secure Digital flash memory card as a media carrier and advanced audio circuits to deliver the top quality audio output from the digital uncompressed music format. The dedicated SD card host controller built in FPGA Xilinx Spartan 3 device supports the high speed SD transfer mode and allows listening to the stereo music at sampling frequencies up to 192kHz with 24-bit precision. The block diagram of the SD card host controller and its operation, including implemented SD card commands, is presented in more details. There is also a detailed description of the whole audio player architecture, from the main microcontroller, through user interfaces (LED dot matrix display module, IRed and BT interfaces, keyboard), the analogue audio stage with vacuum tubes and other dedicated devices to the sophisticated, multivoltage power supply. The player features the high definition analogue output as well as standard AES3 and S/PDIF digital outputs. The appropriate standard file system for the uncompressed music stored on the SD card and additional multimedia content is also proposed.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 70-72
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zintegrowany odbiornik cyfrowy spektrometru EPR
    Integrated Digital Receiver for the EPR Spectrometer
    Autorzy:
    Froncisz, W.
    Gurbiel, R.
    Kasperek, J.
    Kozioł, J.
    Kucharzyk, M.
    Rajda, P. J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155675.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    procesor wbudowany
    PowerPC
    EPR
    embedded processor
    Opis:
    W pracy przedstawiono koncepcję zintegrowanego, cyfrowego odbiornika spektrometru EPR (elektronowego rezonansu paramagnetycznego), przeznaczoną do realizacji w technologii SoC na platformie Virtex-II Pro. Krótko opisano środowisko eksperymentu EPR, skupiając się na interesujących aspektach projektu, m.in. wykorzystaniu wbudowanego procesora. Zaprezentowano budowę całego systemu przetwarzania danych, składającego się z: interfejsu szybkiego przetwornika analogowo-cyfrowego, jednostki wstępnego przetwarzania (akumulacji) danych oraz wbudowanego procesora PowerPC 405, realizującego końcową obróbkę danych. Omówiono interesujące szczegóły konstrukcyjne interfejsu przetwornika, strukturę bloku wstępnej akumulacji danych, blok sterownika oraz podsystem sygnałów zegarowych. Przedstawiono także architekturę nadrzędnego systemu procesorowego, opartego na mikroprocesorze PowerPC. Opisano metodologię i wykorzystane narzędzia projektowe, jak również sposób weryfikacji układu i wyniki testów.
    The paper describes a design of an integrated digital receiver for the Electron Paramagnetic Resonance spectrometer. The design, based on a SoC technology, utilizes the PowerPC processor embedded in the Virtex-II Pro FPGA. Description shortly introduces an experimental environment (Fig. 1), focusing on interesting FPGA design issues. Two concepts of the device are presented. The first one was developed with the use of DSP (Fig. 2), and another includes an embedded microprocessor (Fig. 3). The design of FPGA includes a digital interface for fast, 800Msps analog-to-digital converter. Another important part of the design is a digital signal preprocessing unit, allowing fast, multiple data accumulation for separation weak signals from the noise. There are also given some details on construction of dual-ported accumulation buffers, accumulation controller and clocking system. Additionally the unit provides some means to control the remaining part of a measurement device as well as the pulse stimulation generator.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 89-91
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies