- Tytuł:
-
Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000
Dynamic power reduction in the architecture of hardware encoder of JPEG2000 standard - Autorzy:
- Modrzyk, D.
- Powiązania:
- https://bibliotekanauki.pl/articles/154801.pdf
- Data publikacji:
- 2010
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
bramkowanie sygnału zegarowego
pobór mocy
FPGA
ASIC
system-on-chip
clock gating
power dissipation - Opis:
-
W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.
In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits. - Źródło:
-
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 793-795
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł