Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Kania, D." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-10 z 58
Tytuł:
Metoda kodowania stanów automatów sekwencyjnych prowadząca do redukcji poboru mocy
A state assignment method oriented towards reduction of power consumption in finite state machines
Autorzy:
Kajstura, K.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/154728.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
kodowanie stanów
pobór mocy
automat skończony
state assignment
power dissipation
finite state machine
Opis:
W artykule przedstawiono algorytm kodowania stanów wewnętrznych automatu skończonego. Istota algorytmu tkwi w minimalizacji poboru mocy synchronicznych układów sekwencyjnych. Algorytm opiera się na tworzeniu drzewa binarnego, którego węzły powstają na wskutek dekompozycji automatu skończonego. Wyniki eksperymentów wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy w porównaniu do algorytmów kodowania już opracowanych. Obserwowane jest również zmniejszenie powierzchni układu.
Power dissipation has become one of the main issues during em-bedded systems design in the recent years, due to the continuous increase of the integration level and the operating frequency. The largest fraction of power consumption in CMOS circuits is caused by signal switches. This paper presents a new algorithm for FSM encoding. The aim of this algorithm is to minimise power consumption of synchronous sequential circuits. The algorithm is based on creating a binary tree whose nodes are created by partitioning a finite state automaton. The algorithm uses the probabilistic model of an FSM to obtain state encoding minimising the number of signal transitions. The algorithm has been applied to the MCNC benchmark circuits and has also been compared to other encoding approaches. The experimental results show that the proposed algorithm leads to the reduction in power consumption compared to the state encoding algorithms already developed. The reduction of the circuit area is observed, too.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 718-720
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie grafu niezgodności i dopełnień w procesie kodowania automatów asynchronicznych
An application of the Incompatibility and Complement Graph to asynchronous FSM coding
Autorzy:
Kania, D.
Kulisz, J.
Powiązania:
https://bibliotekanauki.pl/articles/156212.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
problem pokrycia i dopełnienia
teoria grafów
kodowanie stanów
sekwencyjne układy asynchroniczne
covering and complement problem
graph theory
state assignment
asynchronous FSMs
Opis:
W artykule przedstawiono przykład zastosowania nowego rodzaj grafu - grafu niezgodności i dopełnień. Specyficzną cechą tego grafu jest to, że zawiera on dwa rodzaje krawędzi: krawędzie skojarzone z relacjami niezgodności oraz krawędzie skojarzone z relacjami dopełniania. Graf może być wykorzystywany w szeregu problemów optymalizacyjnych, w których rozważane są relacje niegodności i dopełniania wzorców bitowych. W artykule zaprezentowano wykorzystanie grafu w procesie kodowania stanów asynchronicznych układów sekwencyjnych. Przedstawiono też odpowiednie algorytmy tworzenia grafu i kolorowania jego wierzchołków.
The paper presents an application of a novel concept of graph - the Incompatibility and Complement Graph. A specific feature of the graph is that it contains two kinds of edges: connecting mutually incompatible nodes, and connecting mutually complementing nodes [3, 4]. The graph can be useful in certain class of optimization problems, in which compatibility of bit patterns in both the true and the complemented form has to be analyzed [5]. An example of such a problem is covering analysis in asynchronous FSM coding. The relevant coding method was presented by Tracey [1]. The method consists of several steps. In one of the steps a Boolean matrix is built, describing partitions of the relevant state set, which are required to provide coding free form critical races. In the subsequent step the Boolean matrix has to be reduced. During this step compatibility of the matrix rows both in the true, and the complemented form has to be analysed. For this purpose the Row Incompatibility and Complement graph can be used. The paper presents a simple example explaining the method. Appropriate algorithms for the graph building (Fig. 3) and colouring (Fig. 4) are also presented.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 486-488
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji
Decomposition of multi-output function based on pseudo-MTBDD
Autorzy:
Opara, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/156224.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
binary decision diagrams (BDD)
multi-terminal BDD (MTBDD)
logic synthesis
decomposition
Opis:
W obliczu coraz większej złożoności projektów kluczową rolę odgrywają efektywne algorytmy i struktury danych używane w procesie syntezy. W artykule przedstawiona jest koncepcja reprezentacji liści diagramów o wielu liściach (MTBDD) za pomocą diagramów BDD z wprowadzonymi dodatkowymi zmiennymi. Zabieg taki upraszcza algorytmy dekompozycji prowadzone dla odpowiednich zespołów funkcji.
This paper presents concept of representing multi-terminal binary decision diagram (MTBDD) by BDD diagrams with added special variables. MTBDD represents a set of boolean functions and is decomposed to implement them in typical FPGA devices. Common function relation can be extracted by merging a few single functions into a group represented by MTBDD diagram. There is special approach taken to efficiently perform merging process.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 496-497
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA
A method of hardware implementation of LD programs in FPGA devices
Autorzy:
Mocha, J.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/156387.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowalne sterowniki logiczne
PLC
język schematów drabinkowych
LD
układy logiki programowalnej
FPGA
programmable logic controller (PLC)
ladder diagram
programmable logic device
PLD
Opis:
W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.
The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 88-92
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Decomposition-based logic synthesis for PAL-based CPLDs
Autorzy:
Opara, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/907756.pdf
Data publikacji:
2010
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
rozkład
odwzorowanie technologiczne
optymalizacja logiczna
BDD
CPLD
decomposition
technology mapping
logic optimization
Opis:
The paper presents one concept of decomposition methods dedicated to PAL-based CPLDs. The proposed approach is an alternative to the classical one, which is based on two-level minimization of separate single-output functions. The key idea of the algorithm is to search for free blocks that could be implemented in PAL-based logic blocks containing a limited number of product terms. In order to better exploit the number of product terms, two-stage decomposition and BDD-based decomposition are to be used. In BDD-based decomposition methods, functions are represented by Reduced Ordered Binary Decision Diagrams (ROBDD)). The results of experiments prove that the proposed solution is more effective, in terms of the usage of programmable device resources, compared with the classical ones.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2010, 20, 2; 367-384
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of finite state machines for CPLDs
Autorzy:
Czerwiński, R.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/930019.pdf
Data publikacji:
2009
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
synteza logiczna
FSM
kodowanie stanów
optymalizacja logiczna
CPLD
logic synthesis
state assignment
logic optimization
Opis:
The paper presents a new two-step approach to FSM synthesis for PAL-based CPLDs that strives to find an optimum fit of an FSM to the structure of the CPLD. The first step, the original state assignment method, includes techniques of two-level minimization and aims at area minimization. The second step, PAL-oriented multi-level optimization, is a search for implicants that can be shared by several functions. It is based on the graph of outputs. Results of experiments prove that the presented approach is especially effective for PAL-based CPLD structures containing a low number of product terms.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2009, 19, 4; 647-659
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The level trier
Autorzy:
Anigacz, W.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/225714.pdf
Data publikacji:
2009
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
egzaminator libell
level trier
Opis:
The article presents a prototype of a level trier protected by patent law P370604 by the inventors: Anigacz W., Kania D. The device increases accuracy of control of level sensitivity of levels up to 0,01 mm/1m. The problem of knowing the actual level sensitivity emerged at research works over location of shaft axes in machines. The device is particularly useful in laboratories involved in verification of geodesic equipment and machine levels for precise measurements of machines and appliances. The essence of the invention consists in using of a 1/10 transmission gear, which has resulted in increased accuracy of traditionally used triers.
W artykule przedstawiono prototyp egzaminatora libell chroniony patentem P 370604; twórcy: Anigacz W. Kania D. Urządzenie umożliwia podniesienie dokładności kontroli przewagi libell do 0,001 mm/Im. Problem znajomości rzeczywistej przewagi poziomnicy wyniknął w trakcie prac badawczych nad usytuowaniem osi wałów maszyn. Urządzenie jest szczególnie przydatne w laboratoriach weryfikujących sprzęt geodezyjny i poziomnice maszynowe do precyzyjnych pomiarów maszyn i urządzeń. Istota urządzenia polega na wykorzystaniu przekładni w stosunku 1/10, co pozwoliło na zwiększenie dokładności dotychczas stosowanych egzaminatorów.
Źródło:
Reports on Geodesy; 2009, z. 2/87; 9-14
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Interpolated-DFT-Based Fast and Accurate Amplitude and Phase Estimation for the Control of Power
Autorzy:
Borkowski, J.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/221570.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
control of power
grid signal
amplitude and phase estimation
renewable energy
interpolated DFT
maximum decay side-lobes windows
Opis:
Quality of energy produced in renewable energy systems has to be at the high level specified by respective standards and directives. One of the most important factors affecting quality is the estimation accuracy of grid signal parameters. This paper presents a method of a very fast and accurate amplitude and phase grid signal estimation using the Fast Fourier Transform procedure and maximum decay side-lobes windows. The most important features of the method are elimination of the impact associated with the conjugate’s component on the results and its straightforward implementation. Moreover, the measurement time is very short ‒ even far less than one period of the grid signal. The influence of harmonics on the results is reduced by using a bandpass pre-filter. Even using a 40 dB FIR pre-filter for the grid signal with THD ≈ 38%, SNR ≈ 53 dB and a 20‒30% slow decay exponential drift the maximum estimation errors in a real-time DSP system for 512 samples are approximately 1% for the amplitude and approximately 8.5・10‒2 rad for the phase, respectively. The errors are smaller by several orders of magnitude with using more accurate pre-filters.
Źródło:
Metrology and Measurement Systems; 2016, 23, 1; 13-26
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Technology mapping oriented to adaptive logic modules
Autorzy:
Kubica, M.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/200466.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
decomposition
logic synthesis
technology mapping
ALM
Opis:
This paper presents an innovative method of technology mapping of the circuits in ALM appearing in FPGA devices by Intel. The essence of the idea is based on using triangle tables that are connected with different configurations of blocks. The innovation of the proposed method focuses on the possibility of choosing an appropriate configuration of an ALM block, which is connected with choosing an appropriate decomposition path. The effectiveness of the proposed technique of technology mapping is proved by experiments conducted on combinational and sequential circuits.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2019, 67, 5; 947-956
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
Autorzy:
Kania, D.
Grabiec, W.
Powiązania:
https://bibliotekanauki.pl/articles/209465.pdf
Data publikacji:
2009
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Opis:
W artykule przedstawiono koncepcję syntezy logicznej przeznaczonej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method enabling implementation of the multi-output Boolean function by the means of the PAL-based logic blocks containing a definite number of terms and XOR gates.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2009, 58, 3; 379-387
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-10 z 58

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies