Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Bieganowski, L." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-10 z 10
    Tytuł:
    Shrink-swell potential, hydraulic conductivity and geotechnical properties of clay materials for landfill liner construction
    Autorzy:
    Widomski, M.K.
    Stepniewski, W.
    Horn, R.
    Bieganowski, A.
    Gazda, L.
    Franus, M.
    Pawlowska, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/26124.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Instytut Agrofizyki PAN
    Źródło:
    International Agrophysics; 2015, 29, 3
    0236-8722
    Pojawia się w:
    International Agrophysics
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Kodowanie klas POLC w mikroprogramowanych układach sterujących
    The encoding of POLC classes in microprogram control units
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156383.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układ mikroprogramowany
    współdzielenie kodów
    łańcuch bloków operacyjnych
    układ FPGA
    tablica LUT
    osadzony blok pamięci
    microprogram control unit
    code sharing
    FPGA
    LUT
    embedded memory
    Opis:
    W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
    The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 97-100
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja sprzętowa algorytmu MD5 w układach FPGA z użyciem mikroprogramowanego układu sterującego
    Hardware implementation of MD5 algorithm in FPGAs using compositional microprogram control unit
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155117.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    osadzony blok pamięci
    algorytm MD5
    FPGA
    MD5
    compositional microprogram control unit (CMCU)
    field programmable gate array (FPGA)
    Embedded Memory Block
    Opis:
    W artykule przedstawiona została koncepcja implementacji sprzętowej algorytmu MD5 z wykorzystaniem mikroprogramowanego układu sterującego. Cechą charakterystyczną rozwiązania jest wykorzystanie osadzonych bloków pamięci do realizacji układu sterującego. Przedstawione rozwiązanie jest przeznaczone przede wszystkim do realizacji w układach FPGA. W artykule przedstawione zostały wyniki syntezy kilku wybranych struktur układów mikroprogramowanych. Otrzymane wyniki zostały porównane do typowej realizacji w postaci automatu Moore'a.
    The paper presents an example of application of Compositional Microprogram Control Unit (CMCU) to hardware implementation of MD5 algorithm. The MD5 algorithm is a widely used hash function with a 128-bit hash value. MD5 is used in many security applications, for example to hash passwords in FreeBSD operating system [14]. MD5 is also commonly used to check the integrity of files. MD5 was designed by Ron Rivest in 1991 [10]. Other similar algorithms are SHA [7] and RIPEMD [6]. The hardware implementation of MD5 in FPGAs is usually based on embedded memory blocks (EMB) because the algorithm uses a lot of constants during calculations [8]. In the paper the authors present an alternative solution in which constants are generated by CMCU (Fig. 3) circuit. The CMCU is also based on EMB. It can generate constants for MD5 and also signals for other tasks. The research results show that CMCU requires less hardware amount when compared to traditional Moore FSM (Tab. 1). The results were obtained using Xilinx ISE 12.1 and Xilinx Spartan-3 (xc3s50-5pq208) [13]. The models of control units were generated by the authors' software.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 868-870
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi
    Compositional microprogram control unit with code sharing and control microinstructions
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154793.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    współdzielenie kodów
    łańcuch bloków operacyjnych
    tabela LUT
    osadzony blok pamięci
    compositional microprogram control unit (CMCU)
    code sharing
    operational linear chain
    field programmable gate array (FPGA)
    lookup table
    design
    Embedded Memory Block
    Opis:
    W artykule przedstawiona została metoda syntezy umożliwiająca zmniejszenie liczby tablic LUT potrzebnych do realizacji układu mikroprogramowanego z współdzieleniem kodów. Metoda jest przeznaczona dla układów FPGA z osadzonymi blokami pamięci. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca z użyciem osadzonych bloków pamięci. Redukcję liczby tablic LUT osiągnięto dzięki wykorzystaniu klas łańcuchów pseudorównoważnych. W artykule przedstawiono przykład zastosowania proponowanej metody oraz rezultaty eksperymentów.
    The paper presents new research results of synthesis of Composi-tional Microprogram Control Unit (CMCU) with Codes Sharing. The method allows reduction of look-up table elements in the combina-tional part of the control unit. The method assumes application of field-programmable gate arrays for implementation of the combinational part, whereas embedded-memory blocks are used for implementation of its control memory. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [16, 18]. The problem of the CU optimisation is still actual in computer science and it solution permits to decrease the cost of the system [17]. The proposed method is oriented on reduction of hardware amount of CMCU addressing circuit by placing codes of classes of pseudoequivalent states in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [4]. The research results show that application of the method to tested control algorithms gives on average 50% decrease in hardware amount when compared to CMCU based structure (Tab. 2). The results were obtained using Xilinx ISE. The models of control units were generated by the authors' software using the control algorithms from [15].
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 780-783
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of LUT elements for control units with code sharing
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/908135.pdf
    Data publikacji:
    2010
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    mikroprogramowany układ sterujący
    współdzielenie kodów
    układ programowalny
    tablica przeglądowa
    field programmable gate array (FPGA)
    lookup table
    design
    Embedded Memory Block
    compositional microprogram control unit (CMCU)
    code sharing
    operational linear chain
    Opis:
    Two methods are proposed targeted at reduction in the number of look-up table elements in logic circuits of compositional microprogram control units (CMCUs) with code sharing. The methods assume the application of field-programmable gate arrays for the implementation of the combinational part of the CMCU, whereas embedded-memory blocks are used for implementation of its control memory. Both methods are based on the existence of classes of pseudoequivalent operational linear chains in a microprogram to be implemented. Conditions for the application of the proposed methods and examples of design are shown. Results of conducted experiments are given.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2010, 20, 4; 751-761
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda syntezy mikroprogramowanego układu sterującego z rozszerzonym formatem mikroinstrukcji
    Synthesis method for CMCU with extended microinstruction format
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154329.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    CPLD
    FPGA
    compositional microprogram control unit (CMCU)
    CMCU
    Opis:
    W artykule przedstawiono metodę syntezy mikroprogramowanego układu sterującego ze wspólną pamięcią i rozszerzonym formatem mikroinstrukcji. Metoda jest zorientowana na zmniejszenie rozmiaru układu adresowego poprzez umieszczenie kodów klas łańcuchów pseudorównoważnych w pamięci sterującej. Uzyskuje się w ten sposób uproszczenie funkcji przejść części adresowej układu, co przekłada się na redukcję zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD i FPGA. W artykule zamieszczono wprowadzenie teoretyczne, przykład zastosowanie metody oraz wyniki badań uzyskane podczas syntezy testowych sieci działań przy użyciu oprogramowania Xilinx ISE 10.2 dla układów Xilinx Virtex II. Na postawie uzyskanych wyników można stwierdzić, że dla liniowych sieci działań uzyskuje się średnią redukcję rozmiaru układu na poziomie około 50% w porównaniu do podstawowego wariantu mikroprogramowanego układu sterującego.
    The paper presents a new synthesis method of Compositional Microprogram Control Unit (CMCU) with Common Memory and Extended Microinstructions for programmable logic devices such as CPLD and FPGA. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [3]. The problem of optimization of CU is still actual in computer science and it solution allows decreasing the cost of the system [2]. The proposed method is oriented on reduction of CMCU addressing circuit hardware by placing pseudoequivalent class codes in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [2]. When class codes are stored in the control memory, the transition function is simplified and the addressing circuit hardware amount is reduced compared with the CMCU base structure. The method can be applied when control algorithm to be implemented is linear i.e. the number of operational vertices exceeds the 75% of total number of vertices of Graph Scheme of Algorithm (GSA) to be implemented. The research results show that use of the method for tested GSAs gives on average 50% decrease in hardware amount in comparison with CMCU base structure (Tab. 4). The results were obtained in Xilinx ISE. The CMCU models were generated by our software and described in VHDL.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 488-490
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Elementary chains modification for control unit optimization
    Zastosowanie zmodyfikowanych łańcuchów elementarnych w optymalizacji jednostki sterującej
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156318.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowana jednostka sterująca z współdzieleniem kodów
    mikroinstrukcja sterująca
    PAL
    synteza
    sieć działań
    compositional microprogram control unit (CMCU)
    code sharing
    control microinstruction
    synthesis
    graph-scheme of algorithm
    Opis:
    The method of optimization of the hardware amount in addressing circuit of compositional microprogram control unit is proposed. Method is based on expansion of the microinstruction format by the field with code of the class of pseudoequivalent operational linear chains. Minimization is reached due to decreasing of the number of terms in system of Boolean functions describing the addressing circuit. An example of application of proposed method is shown.
    W artykule przedstawiono metodę syntezy mikroprogramowanego układu sterującego z współdzieleniem kodów. Metoda jest zorientowana na zmniejszenie liczby makrokomórek PAL w części kombinacyjnej układu dzięki zastosowaniu zmodyfikowanych łańcuchów bloków operacyjnych. Proponowana modyfikacja polega na dodaniu do każdego łańcucha dodatkowych mikroinstrukcji z kodami klas łańcuchów pseudorównoważnych. W artykule przedstawiono także warunki jakie muszą być spełnione aby możliwe było zastosowanie proponowanej metody oraz analizę jej efektywności.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 588-590
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów bloków operacyjnych
    Synthesis of control unit with modified operational linear chains
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155633.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroinstrukcja
    mikroprogramowy układ sterujący
    CPLD
    PAL
    control memory
    compositional microprogram control unit (CMCU)
    Opis:
    W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudorównoważnych liniowych łańcuchów bloków operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
    The method of optimization of amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on introducing of additional microinstructions with codes of the classes of pseudo-equivalent operational linear chains. The proposed method is based on usage of natural redundance of embedded memory blocks that are used to implement the control memory. An example of application of proposed method is given.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 63-65
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis of control unit with modified operational linear chains
    Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów operacyjnych
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/152657.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroinstrukcja
    mikroprogramowy układ sterujący
    CPLD
    PAL
    microinstruction
    control memory
    compositional microprogram control unit (CMCU)
    Opis:
    The method that considers optimization of the amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on the introduction of additional microinstructions codes of the classes of pseudoequivalent operational linear chains. The proposed method is based on usage of the natural redundancy of embedded memory blocks which are used to implement the control memory. An example of application of proposed method is given.
    W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudo-równoważnych liniowych łańcuchów operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 15-17
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Compression of fundus eye images - implications for medical diagnosing
    Autorzy:
    Berndt-Schreiber, M.
    Kowalczyk, A.
    Żelechowski, R.
    Bieganowski, L.
    Brożek, M.
    Maciejewski, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/333644.pdf
    Data publikacji:
    2002
    Wydawca:
    Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych
    Tematy:
    cyfrowe zdjęcia dna oka
    bezstratna i stratna kompresja
    diagnostyka medyczna
    digital fundus eye images
    lossless and lossy compression
    medical diagnosing
    Opis:
    Digital fundus eye images have been compressed in different standards. Diagnoses based merely on the uncompressed and compressed images have been made by independent ophthalmologists. The results concerning both the lossy and lossless compression effects and their impact on the diagnoses have been presented and discussed.
    Źródło:
    Journal of Medical Informatics & Technologies; 2002, 4; SN15-20
    1642-6037
    Pojawia się w:
    Journal of Medical Informatics & Technologies
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-10 z 10

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies