Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "synteza FPGA" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
Wyświetlanie 1-10 z 23
Tytuł:
Środowisko prototypowania systemów wbudowanych o architekturze NoC
Prototyping environment for embedded systems of NoC architecture
Autorzy:
Deniziak, S.
Tomaszewski, R.
Powiązania:
https://bibliotekanauki.pl/articles/156192.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
architektura NoC
modele SystemC
prototypowanie
synteza FPGA
FPGA synthesis
NoC architectures
SystemC models
Opis:
Praca prezentuje metodologię automatycznego odwzorowywania specyfikacji funkcjonalnej rozproszonego systemu wbudowanego, przedstawionej w języku SystemC, w zadaną architekturę typu NoC (ang. Network on Chip), w celu uzyskania prototypu implementowanego w FPGA. Protokół komunikacyjny sieci NoC oraz tabele rutingu generowane są na podstawie analizy komunikacji międzymodułowej. Procesy SystemC są konwerto-wane na programy w języku C++, a specyfikacja topologii NoC generowana jest w języku VHDL. Zalety przedstawionej metody obrazuje przykład wbudowanego serwera protokołu HTTP.
This work presents a methodology for mapping of a SystemC specification onto a given Network-on-Chip (NoC) architecture for the purpose of FPGA prototyping. A communication protocol and routing tables are generated automatically using inter-module communication analysis. For each processor in the target architecture, assigned SystemC processes are converted into C++ programs, where all communication method calls are replaced with sending/receiving messages to/from the network interface (NI) process. For each module implemented in hardware a VHDL code of the NI is generated. NIs convert transmitted data into/from network packets. The main advantage of our approach is the possibility to prototype and to evaluate many NoC architectures for a given system, without the necessity of modification of the source system specification. Presented embedded HTTP server example substantiates the benefits of the methodology.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 456-459
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
LD synthesis with arithmetic operations for FPGA
Autorzy:
Milik, A.
Powiązania:
https://bibliotekanauki.pl/articles/156660.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
diagram stykowy
LD
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowane
PLC
ladder diagram
high level logic synthesis
arithmetic
reconfigurable hardware
Opis:
W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Tunable infinite impulse responce filters in FPGA
Autorzy:
Maslennikova, N.
Sergiyenko, A.
Powiązania:
https://bibliotekanauki.pl/articles/118360.pdf
Data publikacji:
2016
Wydawca:
Politechnika Koszalińska. Wydawnictwo Uczelniane
Tematy:
IIR
FPGA
allpass filter
structure synthesis
filtry IIR
filtry fazowe
synteza struktury
Opis:
Dany artykuł poświęcony jest właściwościom filtrów cyfrowych, zrealizowanych w programowalnych logicznych układach scalonych. Dzięki wykorzystaniu filtrów fazowych, efektów maskowania, potokowości oraz rozproszeniu zasobów otrzymano małe nakłady aparaturowe oraz wysoką częstotliwość taktowania filtrów. Strukturę filtra otrzymano metodą odwzorowania grafu przestrzennego synchronicznych potoków danych algorytmu filtracji. Płynna zmiana częstotliwości przekroju jest osiągana poprzez szybkie obliczenie współczynników filtra we wbudowanym kalkulatorze współczynników.
Features of the dynamically tuned IIR filters, which are configured in FPGA, are considered. The filters utilize the frequency masking properties of the all-pass digital filters, which have the delay factors z-k. The mapping of the filter algorithm is implemented using pipelining and retiming techniques, based on the spatial synchronous dataflow graph, which provides the small hardware volume, and high clock frequency. The smooth stopband frequency tuning is provided by the built-in coefficient calculator.
Źródło:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2016, 9; 29-36
1897-7421
Pojawia się w:
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza i analiza niezawodnościowa urządzeń sterowania ruchem kolejowym zrealizowanych w układach FPGA
Synthesis and reliability analysis of railway control system realized with FPGA
Autorzy:
Kawalec, P.
Koliński, D.
Powiązania:
https://bibliotekanauki.pl/articles/155706.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie ruchem kolejowym
niezawodność
układy FPGA
railway control
reliability
FPGA
Opis:
W artykule przedstawiono nową metodę budowy specjalizowanych sterowników obiektowych dla potrzeb sterowania ruchem kolejowym. Na przykładzie samoczynnej sygnalizacji przejazdowej przedstawiono wymagania bezpiecznościowe i niezawodnościowe stawiane takim sterownikom. Przeprowadzono syntezę sterownika obiektowego zrealizowanego z wykorzystaniem układów FPGA oraz podano metodykę wyznaczania parametrów niezawodnościowych i wyznaczono szybkość działania prototypu sterownika.
This article describes new method of the dedicated object-oriented controllers designing for railway control. Reliability and safety requirement (Fig. 1) of railway crossing are showed. Synthesis (Tab. 1) and methods of defining reliability parameters and timing parameters object-oriented controllers' realised (Fig. 3, Fig. 4) in FPGA are.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 57-59
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Bezpośrednia cyfrowa synteza częstotliwości realizowana dla potrzeb techniki radarowej
Direct Digital Synthesis (DDS) for radar applications
Autorzy:
Olech, B.
Powiązania:
https://bibliotekanauki.pl/articles/156637.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
bezpośrednia synteza częstotliwości
reprogramowalne tablice logiczne
radar
DDS
FPGA
Opis:
Bezpośrednia synteza cyfrowa częstotliwości (DDS) jest wykorzystywana w radarach niemal zawsze, jeśli wymagane są: duża rozdzielczość nastawy częstotliwości (poziom Hz i mniej) i duża prędkość przełączania (mniej niż 1 žs). Synteza taka zapewnia bardzo dobry poziom szumów fazowych, małą niestałości przełączania (jitter) oraz ciągłość fazową przełączania, jednak generuje bliskie harmoniczne. W artykule przedstawione zostało porównanie standardowych rozwiązań DDS na tle realizacji z użyciem FPGA.
Direct Digital Synthesis (DDS) is widely used in radar systems when high resolution frequency setting is the must (1 Hz or less). And, when modulation scheme of Continuous Wave (CW) radar requires fast changing in shape, or switching (1 žs or less) the frequency. DDS is less power consuming and more compact in hardware than direct analog synthesis. DDS preserves or even enhances noise level of the source clock, guarantees phase continuity during switching. The main disadvantage of DDS is the spurious level generated as the result of angle discrete integration in time and discrete voltage levels of the output periodic signal. Another disadvantage is the limited bandwidth of a few hundreds of MHz. In this paper a few standard DDS chips are presented. Examples are representative for high quality and high speed demands. Since FPGA technology covered a great piece of digital applications, it is also often used in radar technology. Apart from fast and parallel DSP applications, FPGA can generate arbitrary modulated CW signals. However, FPGA works with lower clocks than standard (or ASIC) chips, it further limits the bandwidth available. But because of the FPGA re configurability, some dedicated improvements for spurious reduction are available. This makes FPGA the attractive solution, making also system on chip integration possible. For these reasons, in this paper an example of FPGA implemented DDS is analyzed too, giving a reference in relation to the standard solutions.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 572-574
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2173598.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; art. no. e136728
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving LUT count of FPGA-based sequential blocks
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Krzywicki, Kazimierz
Powiązania:
https://bibliotekanauki.pl/articles/2090732.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
LUT
Mealy FSM
synthesis
structural decomposition
product terms
partition
automat Mealy'ego
synteza
rozkład strukturalny
warunki produktu
przegroda
Opis:
Very often, a digital system includes sequential blocks which can be represented using a model of the finite state machine (FSM). It is very important to improve such FSM characteristics as the number of used logic elements, operating frequency and consumed energy. The paper proposes a novel technology-dependant design method targeting LUT-based Mealy FSMs. It belongs to the group of structural decomposition methods. The method is based on encoding the product terms of Boolean functions representing the FSM circuit. To diminish the number of LUTs, a partition of the set of internal states is constructed. It leads to three-level logic circuits of Mealy FSMs. Each function from the first level requires only a single LUT to be implemented. The method of constructing the partition with the minimum amount of classes is proposed. There is given an example of FSM synthesis with the proposed method. The experiments with standard benchmarks were conducted. They show that the proposed method can improve such FSM characteristics as the number of used LUTs. This improvement is accompanied by a decrease in performance. A positive side effect of the proposed method is a reduction in power consumption compared with FSMs obtained with other design methods.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2021, 69, 2; e136728, 1--12
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Samorekonfigurowalny system cyfrowy
Self Reconfigurable Digital System
Autorzy:
Milik, A.
Mocha, J.
Powiązania:
https://bibliotekanauki.pl/articles/156180.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
PLD
FPGA
dynamiczna rekonfiguracja
układy kontekstowe
synteza logiczna
dynamic reconfiguration
logic synthesis
decomposition
Opis:
W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
Autorzy:
Deniziak, S.
Wiśniewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156214.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja funkcji symbolicznych
FPGA
synteza logiczna
functional decomposition
logic synthesis
Opis:
W pracy przedstawiona jest metoda symbolicznej dekompozycji funkcji z wielowartościowymi wejściami. Poprzez zastosowanie funkcjonalnej dekompozycji symbolicznej, proces kodowania binarnego wartości wejść jest zintegrowany z dekompozycją. Algorytmy optymalizacji stosowane w metodzie mają na celu minimalizację kosztu implementacji funkcji w układach FPGA. Wyniki wykonanych eksperymentów wykazują dużą efektywność opracowanej metody, dla większości benchmarków uzyskano znacznie lepsze wyniki niż w dotychczas stosowanych metodach.
In this paper a method for decomposition of functions with multi-valued inputs is presented. Decomposition is performed simultaneously with encoding of symbolic values. In this way an impact of input encoding on decomposition efficiency is taken into consideration during optimization. The goal of our method is to find encoding that maximally simplifies functional decomposition. Input encoding is built in balanced decomposing strategy based on parallel end serial functional decompositions. Experimental results showed that the presented method significantly reduces the cost of FPGA implementations for most evaluated benchmarks.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 489-492
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA-based bandwidth selection for kernel density estimation using high level synthesis approach
Autorzy:
Gramacki, A.
Sawerwain, M.
Gramacki, J.
Powiązania:
https://bibliotekanauki.pl/articles/201258.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
FPGA
high level synthesis
kernel density estimation
bandwidth selection
plug-in selector
synteza wysokiego poziomu
jądrowy estymator gęstości
wybór pasma informacyjnego
Opis:
Field-programmable gate arrays (FPGA) technology can offer significantly higher performance at much lower power consumption than is available from single and multicore CPUs and GPUs (graphics processing unit) in many computational problems. Unfortunately, the pure programming for FPGA using hardware description languages (HDL), like VHDL or Verilog, is a difficult and not-trivial task and is not intuitive for C/C++/Java programmers. To bring the gap between programming effectiveness and difficulty, the high level synthesis (HLS) approach is promoted by main FPGA vendors. Nowadays, time-intensive calculations are mainly performed on GPU/CPU architectures, but can also be successfully performed using HLS approach. In the paper we implement a bandwidth selection algorithm for kernel density estimation (KDE) using HLS and show techniques which were used to optimize the final FPGA implementation. We are also going to show that FPGA speedups, comparing to highly optimized CPU and GPU implementations, are quite substantial. Moreover, power consumption for FPGA devices is usually much less than typical power consumption of the present CPUs and GPUs.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2016, 64, 4; 821-829
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-10 z 23

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies