Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "combinational circuits" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-2 z 2
    Tytuł:
    Użycie wejść specjalizowanych PLD do zwiększenia szybkości działania układów kombinacyjnych
    Use of PLD specialized inputs for increasing operating speed of combinational circuits
    Autorzy:
    Janowski, J.
    Kazberuk, M.
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/153987.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    wejścia dedykowane
    układy programowalne
    dedicated inputs
    PLD
    Opis:
    W pracy przedstawiono badania nad wykorzystaniem wejść specjalizowanych w układach programowalnych (Programmable Logic Devices - PLDs). Opisano sposób wykorzystania ich jako wejścia logiczne. Wejścia dedykowane (dedicated inputs) pozwalają na skrócenie czasu przesyłania sygnału z wejścia na wyście układu. W badaniu użyliśmy 3 klas PLD: SPLD (rodzina CLASSIC), CPLD (rodzina MAX) i FPGA (rodzina FLEX oraz ACEX) firmy Altera. Jako urządzenie do projektowania wykorzystaliśmy oprogramowanie MAX+PLUS II. Po wykonania badań eksperymentalnych, zostały otrzymane następujące wyniki: 1) ręczne przypisanie wyjść sygnałom logicznym, nie zmniejszyło czasu propagacji sygnału w rodzinie CLASSIC, 2) w rodzinach MAX, FLEX, ACEX dla niektórych układów udało się znaleźć wyjścia, które zmniejszają czas rozchodzenia się sygnałów.
    The paper presents a study on the use of specialized inputs in the control system programmable (Programmable Logic Devices - PLDs). It describes how to use them as a logical entry. Dedicated inputs allow to reduce the time of the signal sending from input to output system. In the study we used 3 classes PLD: SPLDs (Family CLASSIC), CPLD (family MAX) and FPGA (FLEX and ACEX family) by Altera. As a device to design used software MAX + PLUS II. After the implementation of experimental studies, were obtained the following results: a) hand signals a logical assignment to output, not decreased the signal propagation time in the family CLASSIC, b) in families, MAX, FLEX, ACEX for some systems, managed to find the exit, which reduce the time propagation signals, c) manual pick feet, in most cases provides much better time results, because the compiler algorithm for MAX + PLUS II, find the optimal solution with some approximation. The results of our study allowed us to achieve even better results, in some cases the shortening of time transfer signal from input to output PLD reaches 50%.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 633-635
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wybór sposobów opisu w języku Verilog układów kombinacyjnych przy syntezie automatów skończonych
    Choice of combinational circuit specifications in the Verilog language at synthesis of finite state machines
    Autorzy:
    Salauyou, V.
    Zabrocki, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/972133.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy kombinacyjne
    automaty skończone
    Verilog
    combinational circuits
    finite state machines
    Opis:
    Zbadane sposoby opisu układów kombinacyjnych automatów skończonych w języku Verilog, a problem wyboru najlepszego opisu z punktu widzenia kosztów realizacji. Problem został rozwiązany empirycznie. Zaproponowano siedem konstrukcji języka Verilog dla opisu układów kombinacyjnych, z których zostały wybrane dwie najlepsze konstrukcje. Pokazano, że wybór sposobu opisu pozwala zmniejszyć koszt realizacji średnio w 2,71 razy, a dla niektórych przypadków - w 3,40 razy. Praca ma duże znaczenie praktyczne.
    In the paper techniques of combinational circuit specifications in the Verilog language at synthesis of finite state machines (FSMs) are examined. The problem of the best specification choice for minimization of an FSM cost is considered. This task was empirically solved by performing a great many experimental researches. There were proposed seven Verilog language constructions for specification of the FSM combinational circuits, four with the statement if and three with the statement case, from which two best constructions were chosen on a basis of the experimental investigations. For different methods of the FSM description the comparison of the maximum and minimum cost of implementation was made. It was shown that the choice of the specification technique allowed reducing the FSM cost by a factor of 2.71 on the average and sometimes even by a factor of 3.40. This approach is of great practical importance, since it allows reducing the FSM realization cost and raising the FSM speed essentially without any special efforts from designers and application of any special synthesis methods.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 763-765
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-2 z 2

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies