Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układy FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 53
Tytuł:
Modelowanie w FPGA szyfratorów implementowanych w logice odwracalnej
FPGA-based modeling of encryption systems implemented in reversible logic
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156656.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.
A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 620-622
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA
Reconfiguration of reversible functions using modeling of gates in FPGA
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153971.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
szyfrowanie
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 471-473
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowo-programowa realizacja rozmytej interpretowanej sieci Petriego
Hardware-software realization of Fuzzy Interpreted Petri Net
Autorzy:
Gniewek, L.
Hajduk, Z.
Powiązania:
https://bibliotekanauki.pl/articles/155848.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
modelowanie
sieci Petriego
układy FPGA
modelling
fuzzy Petri nets
FPGA
Opis:
W artykule przedstawiono algorytm sterowania mieszalnikiem, który przygotowano w formie rozmytej interpretowanej sieci Petriego. Algorytm ten zaimplementowano w specjalizowanym sterowniku programowalnym, zbudowanym w oparciu o struktury programowalne FPGA, co znacznie skróciło czas wykonywania kodu. Sterownik programowany jest zgodnie z normą IEC 61131-3 dzięki środowisku inżynierskiemu CPDev. Zaprezentowano ogólny sposób realizacji rozmytej interpretowanej sieci Petriego w języku tekstowym ST, co pozwala uzyskać przenośność programów pomiędzy sterownikami PLC różnych producentów.
Fuzzy Interpreted Petri Net is a synchronized, low-level net, which can be used for formal description of control algorithms. Formal bases of the net and a transformation method to the logic circuit were presented in [1]. Software realization of the net, using Siemens Step 7 language, was described in [2]. Some practical application of the net for controls and diagnostics can be found in [3]. In this article, general realization method of Fuzzy Interpreted Petri Net in ST language was proposed. The method directly uses the transition firing and dynamic equations of the net. As a hardware, specific programmable controller, based on FPGA struc-tures, was applied. Description of main CPU unit of the controller is shortly presented in this article. More detail of the controller can be found in [6], [7, 10]. Prototype of the controller was shown in [12] as well. FPGA programmable controller is programmed using CPDev control software [4]. Example of Fuzzy Interpreted Petri Net for control of the mixer plant is also included in this article. The net consists of 18 places p', 5 places p" and 17 transitions. Total computation time of the control algorithm, implemented in FPGA programmable controller, is very short and equal to 86žs. Such a time is almost unreachable to the typical, industrial PLCs. Another advantage of proposed realization method of Fuzzy Interpreted Petri Net is a portability of the code between PLCs of different producers, which is impossible to obtain using PLC programming languages, such as LD or FBD.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 12, 12; 1113-11116
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfgurowalny akcelerator kryptografczny
Reconfgurable cryptographic accelerator
Autorzy:
Kryjak, T.
Powiązania:
https://bibliotekanauki.pl/articles/274876.pdf
Data publikacji:
2013
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
układy FPGA
kryptografia
algorytm CLEFIA
FPGA devices
cryptography
CLEFIA cipher
Opis:
W artykule omówiono zastosowanie układów rekonfigurowalnych FPGA jako akceleratorów kryptograficznych - urządzeń, które mogą wykonywać operacje szyfrowania lub deszyfrowania danych szybciej i przy mniejszym zużyciu energii niż procesory ogólnego przeznaczenia, oferując jednocześnie dużą elastyczność oraz możliwość rozwoju i modyfikacji rozwiązania. W pierwszej części pracy przedstawiono budowę i zasoby dostępne we współczesnych układach FPGA, a w drugiej zaprezentowano implementację algorytmu kryptograficznego CLEFIA.
This paper discusses the use of FPGA devices as cryptographic accelerators, which are able to perform the encryption or decryption operation faster and using less power than general-purpose processors while offering great flexibility and the ability to further develop and modify the design. In the first part, the structure and resources available in modern FPGAs are presented and in the second the implementation of the cryptographic algorithm CLEFIA is discussed.
Źródło:
Pomiary Automatyka Robotyka; 2013, 17, 5; 78-85
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza i analiza niezawodnościowa urządzeń sterowania ruchem kolejowym zrealizowanych w układach FPGA
Synthesis and reliability analysis of railway control system realized with FPGA
Autorzy:
Kawalec, P.
Koliński, D.
Powiązania:
https://bibliotekanauki.pl/articles/155706.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie ruchem kolejowym
niezawodność
układy FPGA
railway control
reliability
FPGA
Opis:
W artykule przedstawiono nową metodę budowy specjalizowanych sterowników obiektowych dla potrzeb sterowania ruchem kolejowym. Na przykładzie samoczynnej sygnalizacji przejazdowej przedstawiono wymagania bezpiecznościowe i niezawodnościowe stawiane takim sterownikom. Przeprowadzono syntezę sterownika obiektowego zrealizowanego z wykorzystaniem układów FPGA oraz podano metodykę wyznaczania parametrów niezawodnościowych i wyznaczono szybkość działania prototypu sterownika.
This article describes new method of the dedicated object-oriented controllers designing for railway control. Reliability and safety requirement (Fig. 1) of railway crossing are showed. Synthesis (Tab. 1) and methods of defining reliability parameters and timing parameters object-oriented controllers' realised (Fig. 3, Fig. 4) in FPGA are.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 57-59
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Środowisko do symulacji błędów w układach FPGA
Fault Injection Framework for FPGA Devices
Autorzy:
Pisaniec, K.
Gawkowski, P.
Powiązania:
https://bibliotekanauki.pl/articles/153995.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
wiarygodność
testowanie
symulacja błędów
układy FPGA
dependability
testing
fault simulation
FPGA devices
Opis:
Z racji znacznego stopnia integracji współczesnych układów VLSI możliwości ich diagnostyki za pomocą tradycyjnych narzędzi są bardzo ograniczone. Wstrzykiwanie błędów umożliwia kompleksowe testowanie systemów komputerowych metodą symulacyjną. W artykule przedstawiono narzędzie automatyzujące symulowanie błędów w układach FPGA. Środowisko umożliwia eksperymentalną ocenę wiarygodności układów, pozwala obserwować i zaburzać sygnały z poziomu mikroarchitektury układu czy bloku sterowania. Badany układ w trakcie testu pracuje z pełną prędkością, co pozwala zminimalizować czas testowania.
The paper presents JiTO - a new fault injection framework for dependability evaluation of FPGA-based systems modeled in HDL. JiTO consists of PC/Windows application and JFIM - hardware diagnostic block designed in VHDL (Fig. 1). JFIM implements and extends IEEE1149.1-1990 (JTAG) by new mechanisms of hardware breakpoints, internal signals acquisition, support for emulation of external devices, and fault injection (Figs. 1 and 2). It is FPGA-vendor independent. The target device in HDL has to be instrumented with JFIM - highly configurable architecture enables access to any location in a target device and many types of experiments. The device under test operates at normal clock frequency, which ensures high efficiency of the testing process. The whole experiment consists of 3 phases (Fig. 3). The first one is the experiment configuration: selection of state probes, workload for device, definition of test scenario for external interfaces of the target device, workload result definition, and definition of faults. The second phase is collecting probed states of device internal signals during undisturbed, referenced workload execution. The last phase is a series of executions with faults injected (at full device clock speed) - JiTO conducts them automatically, collects selected signal states after fault injection for further analysis and automatically classifies the fault impact on the examined system. Section 5 presents preliminary results of JiTO usage with some benchmarking applications on 8051 microcontroller implementation from Oregano Systems [7] (Tab. 1 and Fig. 4).
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 645-647
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Potokowa realizacja operacji pomnóż i dodaj dla argumentów zmiennoprzecinkowych podwójnej precyzji
Pipeline implementation of multiply and accumulate double precision floating point operation
Autorzy:
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155725.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
obliczenia dużej złożoności
architektury dedykowane
FPGA
supercomputing
custom computing machines
Opis:
Operacja pomnóż i dodaj to fundament realizacji obliczeń numerycznych we współczesnej nauce i technice. Możliwość szybkiej realizacji tej opera-cji ma zasadnicze znaczenie dla efektywności systemu obliczeniowego. Obok techniki przyśpieszania obliczeń polegającej na równoległej ich realizacji duże znaczenie i zastosowanie ma również technika przetwarzania potokowego. Zwiększa ona przepustowość modułów obliczeniowych wydłużając opóźnienie. W przypadku operatora pomnóż i dodaj zastosowanie techniki potokowej ze względu na pętle sprzężenia zwrotnego w ścieżce danych napotyka pewne problemy. W pracy zaprezentowano sposób potokowej realizacji operacji pomnóż i dodaj oraz wyniki jej implementacji w FPGA dla argumentów zmiennoprzecinkowych podwójnej precyzji.
Multiply and accumulate operation is a foundation of contemporary numerical computation in science and technology. Ability for its fast execution is crucial for performance of computing system. In computing acceleration beside parallel processing technique also pipelining has an important role as a way to increase system throughput. In a case of multiply-and-accumulate (MAC) operation there is a problematic issue that comes from the feedback loop necessary in MAC architecture. In this paper double precision MAC pipeline architecture is proposed and FPGA implementation results presented.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 36-38
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA
FPGA implementation of a reversible circuit synthesis algorithm
Autorzy:
Gracki, K.
Skorupski, A.
Pawłowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153621.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
język VHDL
układy FPGA
reversible logic circuits
VHDL language
FPGA circuits
Opis:
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 477-479
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmiennoprzecinkowa jednostka arytmetyczna dla sprzętowej maszyny wirtualnej
A floating point unit for the hardware virtual machine
Autorzy:
Hajduk, Z.
Powiązania:
https://bibliotekanauki.pl/articles/156437.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
arytmetyka zmiennoprzecinkowa
field programmable gate array (FPGA)
floating point arithmetic
Opis:
W artykule omówiono, opracowaną dla struktur FPGA, implementację układów realizujących podstawowe operacje arytmetyki zmiennoprzecinkowej. Implementacja charakteryzuje się pewnym kompromisem pomiędzy zapotrzebowaniem na zasoby logiczne układu programowalnego a szybkością realizacji operacji arytmetycznych określoną przez liczbę taktów zegara niezbędną do wykonania operacji. Wspomniane układy zostały wykorzystane jako zasadnicze komponenty zmiennoprzecinkowej jednostki arytmetycznej przeznaczonej dla sprzętowej maszyny wirtualnej. Maszyna ta, implementowana w układach FPGA, jest specjalizowanym mikrokontrolerem wykonującym pośredni kod wykonywalny generowany przez kompilator środowiska inżynierskiego CPDev, przeznaczonego do projektowania oprogramowania sterowników przemysłowych. Wykonane testy wydajności maszyny sprzętowej wyposażonej w zmiennoprzecinkową jednostkę arytmetyczną wskazują, że jest ona średnio kilkadziesiąt razy szybsza od dotychczas istniejących realizacji programowych, wykorzystujących popularne mikrokontrolery AVR i ARM.
Under the CPDev (Control Program Developer) engineering environment, programs written in one of the languages defined in the IEC 61131-3 standard are compiled into the universal intermediate code executed on the side of programmable controllers by the virtual machines [9]. There are software implemented virtual machines, dedicated for the platform with popular AVR and ARM microcontrollers, and also there is a recently developed hardware virtual machine implemented using FPGA devices [2]. The hardware virtual machine, which in fact is a specialized microcontroller described in the Verilog Hardware Description Language [3], is several dozen times faster then its software counterparts [2]. But the main drawback of the existing hardware virtual machine is a lack of the ability of executing the floating point computations. The paper presents an architecture of the floating point arithmetic unit accomplishing basic floating point operation, designed for the hardware virtual machine. There are quite a lot of publications concerning FPGA implementation of the floating point arithmetic, for instance [6, 7, 8, 10, 11]. In this paper the realization of basic float-ing point operation, balanced between logic resources requirements and speed of computing (defined by the number of clock cycles necessary to end up a floating point operation), is presented. Figs. 1 and 2 show a simplified micro-architecture of the single precision (according to IEEE 754-1985 standard [5]) floating point multiplier and adder. A floating point divider has roughly the same structure as the multiplier - it differs in states functions performed by some blocks. A few different realizations of the multiplier and adder unit were designed - the details are presented in Tabs. 1 and 3. The general trend is as follows: a shorter clock cycle necessary to execute the operation needs more logic resources of FPGA. A floating point unit for the hardware virtual machine was designed based on the floating point multiplier, divider and adder blocks. Apart from the mentioned above basic floating point operation, the floating point unit also performs operations like: comparison and relation (equals, not equals, more than, more than or equal etc.), absolute value, negation, integer value to floating point value conversion, floating point to integer conversion (rounding, truncating) and some functions fetched from IEC 61131-3 standard like MIN, MAX, LIMIT. To compare performance of the hardware virtual machine equipped with the floating point unit and its software counterparts, the Whetstone based benchmark [1] was written in ST language. The test results are given in Tab. 4. The hardware virtual machine (implemented using Xilinx Spartan 3-AN FPGA XC3S1400AN-4FGG676) is several times faster than the software one implemented on AVR and ARM microcontrollers, and even a little bit faster than the PC based virtual machine (under .NET environment).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 82-85
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmów sterowania w układach FPGA na przykładzie robota równoległego
Implementation of control algorithms in FPGA on an example of a parallel robot
Autorzy:
Petko, M.
Karpiel, G.
Uhl, T.
Powiązania:
https://bibliotekanauki.pl/articles/156677.pdf
Data publikacji:
2006
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja algorytmów sterowania
układy FPGA
robot równoległy
implementation of control algorithms
FPGA
parallel robot
Opis:
W artykule przedstawiono problemy związane z implementacją algoryt-mów sterowania w układach FPGA. Zaproponowane rozwiązanie oparte jest na architekturze "System-on-Programmable-Chip" z wprogramowa-nym mikroprocesorem, która pozwala na mieszaną, sprzętowo-programową implementację i badanie możliwych realizacji algorytmu. Jako przykład zastosowania przedstawiono sterowanie neuronowe robotem do frezowania o trzech stopniach swobody. Sterownik jest oparty na neu-ronowym modelu dynamiki odwrotnej manipulatora, uczonym na danych zebranych z użyciem stabilizującego sterownika wykorzystującego strukturalny model analityczny manipulatora. Dla porównania obydwa sterowniki zostały zaimplementowana w systemie o tej samej architekturze.
The paper presents problems related to implementation of control algorithms in FPGA. Proposed solution is based on System-on-Programmable-Chip architecture with soft-processor that allows for mixed, hardware/software implementation and exploration of possible control algorithm realizations. The case study is a neural controller for 3-DOF parallel robot for milling. The controller is based on neural model of the inverse dynamics of the manipulator, trained on data collected with the use of a computed torque stabilizing controller. For comparison, both controllers were implemented in a system of the same architecture.
Źródło:
Pomiary Automatyka Kontrola; 2006, R. 52, nr 5, 5; 27-30
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja funkcji logicznych metodą rozwojowego programowania genetycznego
Functional decomposition of logical functions using developmental genetic programming
Autorzy:
Deniziak, S.
Wieczorek, K.
Powiązania:
https://bibliotekanauki.pl/articles/153352.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja funkcji logicznych
rozwojowe programowanie genetyczne
układy FPGA
functional decomposition
developmental genetic programming
FPGA devices
Opis:
Praca przedstawia metodę wyszukiwania strategii dekompozycji funkcji logicznych za pomocą rozwojowego programowania genetycznego. Strategia dekompozycji jest reprezentowana w formie drzewa decyzyjnego, w którym węzły określają jeden krok dekompozycji. Drzewo podlega ewolucji, której celem jest uzyskanie jak najlepszego rozwiązania. Otrzymane wyniki wykonanych eksperymentów wskazują na wysoką skuteczność przedstawionej metody w porównaniu z dotychczas stosowanym podejściem deterministycznym.
Functional decomposition splits logical function into two simpler functions. For complex functions the decomposition should be repeated iteratively for the result functions. It was observed that types of decomposition applied during each step have strong influence on the final result. Thus, a proper decomposition strategy should be used to find optimal FPGA implementation for a given function. This paper presents the method for searching the decomposition strategy for logical functions specified by cubes. The strategy is represented using the decision diagram, in which each node corresponds to a single decomposition step. In this way the multistage decomposition of a complex logical function can be specified. The diagram is evolved using the developmental genetic programming. In opposite to classical genetic methods, in our approach the methods producing solutions, instead of the solutions, are evolved. The goal of the evolution is to find the decomposition strategy for which the cost of FPGA implementation of a given function is minimal. The experimental results show that our approach gives significantly better solutions than other known methods.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 12, 12; 1430-1432
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
FPGA implementation of a multiprocessor system performing the RANSAC algorithm
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/155012.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix
Opis:
W artykule opisano programową, wieloprocesorową realizację algorytmu RANSAC, który umożliwia odporną estymację modelu matematycznego z danych pomiarowych zawierających znaczący odsetek wartości odstających (ang. outliers). System został zaimplementowany w układzie FPGA w oparciu o konfigurowalne soft procesory MicroBlaze. W pracy przedstawiono opis algorytmu RANSAC, sposób jego podziału w celu przetwarzania równoległego, a także proces konfiguracji systemu wieloprocesorowego. Zaprezentowano również przyrost prędkości przetwarzania w zależności od liczby zastosowanych rdzeni procesorowych, porównano te wyniki do realizacji na komputerze klasy PC i przedstawiono zużycie zasobów układu FPGA.
The paper describes a multiprocessor system implementing the RANSAC algorithm [3] which enables robust estimation of a fundamental matrix from a set of image keypoint correspondences containing some amount of outliers. The fundamental matrix encodes the relationship between two views of the same scene. The knowledge of the fundamental matrix enables e.g. the reconstruction of the scene structure. The implemented system is based on three MicroBlaze microprocessors [5] (one master, two slaves) and a dedicated hardware coprocessor connected using fast simplex link (FSL) interfaces [6]. The slave microprocessors perform the task of fundamental matrix computation from point correspondences using singular value decomposition - the so called 8-point algorithm [1, 2] (hypothesis generation). The master processor, along with the connected coprocessor, is responsible for dataflow handling and hypothesis testing using the Sampson error formula (7). The hypothesize and test framework used in RANSAC allows for largely independent task execution. The design is a development of a system described in [5]. The block diagram and dataflow diagram of the proposed solution are given in Figs. 1 and 2, respectively. Tabs. 1 and 2 summarize the use of FPGA resources. With a 100 MHz clock, the designed system is capable of processing the data at the speed which is roughly equivalent to that of the Atom N270 microprocessor clocked at 1,2 GHz. The resulting solution will be targeted at applications for which small size, weight and power consumption are critical. The design is also easily scalable - addition of more slave processors will result in additional increase in the processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 914-916
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza probabilistyczno - czasowych przetworników informacji i ich implementacja w układach FPGA
Analysis of probabilistic - times information converters and their implementation in FPGA device
Autorzy:
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/156332.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
przetworniki informacji
ciągi losowe
układy dzielące
dokładność przetwarzania
układy FPGA
information converters
random sequences
division systems
conversion accuracy
FPGA devices
Opis:
W artykule przedstawiono przetworniki informacji, w których zmienną maszynową jest pierwszy moment (wartość oczekiwana) stacjonarnego i ergodycznego binarnego ciągu losowego. Przetworniki te, zwane probabilistyczno-czasowymi, umożliwiają prostą realizację podstawowych operacji arytmetycznych na strumieniach losowych z wydaniem wyniku w postaci zdeterminowanej. Dla najtrudniejszej operacji dzielenia przedstawiono szczegółową analizę działania z określeniem dokładności przetwarzania dla wejściowych strumieni losowych o rozkładach dwumianowych oraz hipergeometrycznych.
The article presents information converters in which the machine variable is the first moment (expected value) of stationary and ergodic binary random sequence. These converters, called probabilistic and time, enable us to conduct a simple implementation of basic arithmetical operations on random series giving the result in a determinantal form. For the most difficult division operation, a detailed analysis has been presented determining conversion accuracy for input random series of binomial and hypergeometrical distributions.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 602-604
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie układu FPGA do akceleracji obliczeń całki korelacji interwałów RR
FPGA-accelerated calculation of the correlation integral of RR intervals
Autorzy:
Pawlak, S.
Powiązania:
https://bibliotekanauki.pl/articles/152866.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja obliczeń
całka korelacji
interwał RR
układy FPGA
acceleration of computation
correlation integral
RR interval
FPGA devices
Opis:
Analiza sygnałów biomedycznych jest jednym z ważniejszych obszarów badań naukowych. Istnieje duże zapotrzebowanie na wydajne systemy obliczeniowe, które pozwalały by na analizę sygnałów biomedycznych wielu pacjentów. W artykule przedstawiono propozycję architektury systemu obliczającego całkę korelacji interwałów międzyuderzeniowych RR, wykorzystującego układ FPGA do akceleracji obliczeń.
Biomedical signal analysis is a very important field of research. This paper describes architecture of FPGA-accelerated computational system proposed by Author. The main purpose of this system is calculation of the correlation integral of RR intervals in cardiological patients.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 102-104
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 53

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies