Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Pelka, R." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-14 z 14
    Tytuł:
    Modele wzrostu niezawodności oprogramowania
    Software reliability growth models
    Autorzy:
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/305859.pdf
    Data publikacji:
    2010
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    modelowanie
    oprogramowanie
    niezawodność oprogramowania
    modeling
    software
    software reliability
    Opis:
    Historia badań nad niezawodnością oprogramowania sięga lat 70. ubiegłego wieku. Od momentu pojawienia się pierwszych publikacji poświęconych tej tematyce nastąpił znaczący rozwój i postęp prac mających na celu między innymi budowę matematycznego modelu umożliwiającego badanie wzrostu niezawodności oprogramowania w procesie jego testowania. Analizując dostępną literaturę, można dojść do wniosku, że nie istnieje rozwiązanie uniwersalne, które dałoby się zastosować w każdym przypadku. Możliwa jest natomiast klasyfikacja dostępnych modeli ze względu na cechy charakterystyczne poszczególnych rozwiązań, takie jak dziedzina danych, sposób opisu błędów pojawiających się w procesie testowania, sposób opisu niezawodności czy też pozostałych założeń, w tym narzędzi matematycznych wykorzystywanych w procesie ewaluacji. W artykule przedstawiono przegląd istniejących rozwiązań modelowania niezawodności oprogramowania, kładąc nacisk na różnorodność aspektów oraz metod wykorzystywanych w tym procesie.
    History of research on reliability of software began on early seventies of the last century. A significant progress of the work aimed at construction of a mathematical model of software reliability growth has been performed since the first publication devoted to this subject was presented. Analysis of existing literature may lead to the conclusion that there is no universal solution which could be applied in every single case. However, it is possible to classify existing models, based on their characteristics such as data domain, way to describe faults discovered during testing process, way to express reliability, or other remaining assumptions, including mathematical concepts used in evaluation process. This article presents an overview of existing solutions related to software reliability modeling, focusing on variety of aspects and methods used within this process.
    Źródło:
    Biuletyn Instytutu Systemów Informatycznych; 2010, 6; 33-45
    1508-4183
    Pojawia się w:
    Biuletyn Instytutu Systemów Informatycznych
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mikrosystem z układem Zynq do dystrybucji strumienia danychz chaotycznych generatorów PRBG w sieci LAN
    A microsystem with Zynq device for distribution of bit-streams from chaotic PRBG generators in LAN
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/154422.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    generatory pseudolosowe
    chaos
    SoC
    FPGA
    pseudorandom generators
    Opis:
    W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
    This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 845-847
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Precyzyjny, konfigurowalny przetwornik analogowo-cyfrowy implementowany w układzie FPGA
    Precision, configurable A/D converter implemented in FPGA device
    Autorzy:
    Radomski, T.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155696.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    modulacja delta-sigma
    FPGA
    przetwornik A/C
    delta-sigma modulation
    A/D converter
    Opis:
    W artykule przedstawiono konstrukcję przetwornika analogowo-cyfrowego zaprogramowanego w układzie FPGA Virtex-4. Przetwornik zbudowano w oparciu o modulator delta-sigma pierwszego rzędu i kompa-rator typu LVDS (ang. low voltage differential signaling). Po przebadaniu przetwornika w celu określenia możliwych błędów zostały zaproponowane metody i układy jego korekcji. Zmodyfikowany przetwornik został przedstawiony w artykule. Przedstawiony projekt przetwornika z powodzeniem można zastosować w dowolnym układzie programowalnym wyposażonym w wejścia różnicowe typu LVDS. W artykule podano parametry przetwornika, takie jak rozdzielczość, liniowość, ilość zajmowanych zasobów, przedstawiono zakres zastosowań. Niniejsza publikacja przedstawia szczegółową analizę przetwornika pod kątem osiągnięcia jak największej dokładności i jednocześnie przedstawia w jaki sposób praktycznie go wykorzystać.
    In the article we present the architecture of A/D converter implemented in FPGA Virtex-4 device. The converter was built upon of the first order delta-sigma modulator and LVDS (low voltage differential signaling) comparator and examined about possible errors. After analysis of the methods and correction blocks of converter the modified converter was presented. There is a great possibility to use investigated converter in every type of programmable devices with LVDS inputs. The parameters of the examined converter, for example resolution, linearity, used recourses and the range of application was presented. This publication presents the converter analysis in the possibility to achieve the biggest accuracy and in the same time how to use it in practice.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 9-11
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu detekcji twarzy w obrazach cyfrowych z układem SoC Zynq
    SoC Zynq-based implementation of a face detection algorithm in digital images
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155729.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja twarzy
    FPGA
    SoC
    face detection
    Opis:
    W artykule przedstawiono koncepcję i projekt mikrosystemu do detekcji twarzy w obrazach cyfrowych z użyciem układu programowalnego SoC z rodziny Zynq firmy Xilinx [1]. Algorytm detekcji twarzy polega na wyodrębnieniu podstawowych cech twarzy i określeniu ich położenia w obrazie. Przedstawiono wyniki implementacji programowej w środowisku MATLAB/PC oraz implementacji sprzętowej. Obie implementacje przebadano pod względem złożoności oraz szybkości działania. W realizacji sprzętowej uzyskano porównywalną szybkość detekcji/lokalizacji twarzy i ponad 10-krotnie krótszy czas wyodrębniania cech twarzy.
    In this paper there is presented the design of an integrated microsystem for face detection in digital images, based on a new SoC Zynq from Xilinx [1]. Zynq is a new class of SoCs which combines an industry-standard ARM dual-core Cortex-A9 processing system with 28 nm programmable logic. This processor-centric architecture delivers a comprehensive platform that offers ASIC levels of performance and power consumption, the ease of programmability and the flexibility of a FPGA. The proposed algorithm for face detection operates on images having the resolution of 640x480 pixels and 24-bit color coding. It uses three-stage processing: normalization, face detection/location [2] and feature extraction. We implemented the algorithm in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet [3] with Zynq XC7Z020 SoC. Both implementations were examined in terms of complexity and speed. The hardware implementation achieved a comparable speed of face detection/location but was over 10-times faster while extracting the features of faces in digital images. A significant speedup of feature extraction results from the parallelized architecture of a hardware accelerator for calculation of mouth and eyes locations. The proposed microsystem may be used in low-cost, mobile applications for detection of human faces in digital images. Since the system is equipped with the Linux kernel, it can be easily integrated with other mobile applications, including www services running on handheld terminals with the Android operating system.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 809-811
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu rozpoznawania twarzy z użyciem metody analizy głównych składowych w układzie SoC
    A SoC-based implementation of the face recognition algorithm in digital images using principal component analysis
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155840.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    rozpoznawanie twarzy
    FPGA
    SoC
    face recognition
    Opis:
    W artykule przedstawiono koncepcję oraz realizację sprzętową mikrosystemu do rozpoznawania twarzy z użyciem metody PCA (Principal Component Analysis) [1-3]. Jako platforma sprzętowa użyty został układ programowalny SoC z rodziny Zynq firmy Xilinx [4]. Realizacja PCA polega na zbudowaniu bazy danych w oparciu o obrazy źródłowe a następnie dopasowaniu poszukiwanej twarzy w bazie danych. W artykule przedstawiono implementację programową w środowisku MATLAB/PC oraz implementację w układzie SoC. Obydwie implementacje przetestowano i przebadano pod względem złożoności oraz szybkości działania. Przedstawiono również ich zalety i wady.
    This paper describes the design and implementation of the integrated microsystem for face recognition in digital images, based on a new SoC Zynq from Xilinx [4]. Zynq is a new class of SoCs which contains an industry-standard ARM dual-core Cortex-A9 processing system and 28 nm programmable logic. Face recognition is performed by the well known PCA algorithm (Principal Component Analysis) [1-2]. The proposed microsystem creates database from a number of source images and then identifies faces by PCA fitness. The algorithm was implemented in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet with Zynq XC7Z020 SoC. Both versions of implementations were tested in terms of complexity and speed. It was proved that the hardware implementation worked properly and gave exactly the same results as a software algorithm running on the PC platform. Experimental tests of the PCA-based face recognition system were performed with the use of ORL database [6]. The hardware implementation is relatively slower but fast enough for most real applications of face detection systems in mobile, handheld terminals. Since the proposed microsystem is based on the embedded dual-core ARM Cortex A9 processor and uses Linux kernel it can be easily extended and connected to other digital devices using standard communication interfaces (including wireless channels).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 423-425
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
    Implementation of the ciphering algorithm Rijndael (AES) in Virtex 4FX FPGA device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/151888.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm Rijndael
    FPGA
    data encryption
    Rijndael algorithm
    Opis:
    W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
    The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 591-593
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Przetworniki analogowo-cyfrowe i cyfrowo-analogowe delta-sigma zaimplementowane w układach programowalnych FPGA VIRTEX-4
    Delta-sigma analogue-to-digital and digital-to-analogue converters implemented in FPGA VIRTEX-4
    Autorzy:
    Radomski, T.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/208425.pdf
    Data publikacji:
    2006
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    przetwarzanie sygnałów
    modulacja delta-sigma
    FPGA
    przetwornik analogowo-cyfrowy
    przetwornik cyfrowo-analogowy
    signal processing
    delta-sigma modulation
    analogue-to-digital converter
    digital-to-analogue converter
    Opis:
    W artykule opisano wybrane architektury modulatorów delta-sigma, które zostały wykorzystane i przetestowane w przetwornikach analogowo-cyfrowych i cyfrowo-analogowych. Dokonano implementacji przetworników C/A pierwszego i drugiego rzędu oraz A/C pierwszego rzędu w układzie programowalnym FPGA. Do badań wykorzystano płytę ewaluacyjną ML401 firmy Xilinx z układem XC4VLX25 z rodziny Virtex-4. Wyniki implementacji modulatorów delta-sigma przedstawiono w postaci wykresów widm mocy sygnałów wyjściowych przetworników i wykresów błędu DNL. Podano ilość zasobów zajmowanych przez poszczególne przetworniki oraz ich maksymalne częstotliwości pracy. Do badania przetworników opracowano cyfrową metodę pomiaru, wykorzystującą środowisko Matlab. W artykule przedstawiono przykładowy algorytm korekcji przetworników C/A układami kombinacyjnymi, metodę poprawy rozdzielczości przetworników autonomicznych oraz koncepcję przetwornika czterokanałowego.
    This paper presents selected implementations of delta-sigma modulators used as analogue-to- digital (ADCs) and digital-to-analogue converters (DACs). Implementations of three different architectures of the first and second order of DAC converters and one ADC converter in Virtex-4 chip on the ML401 board from Xilinx are described. The quality of converters has been measured and described by relevant power spectrum diagrams and differential linearity functions. Detailed comparison of implementations is also given in terms of the used resources and maximum operating frequency. We have assembled a digital measurement system that automated measurement sessions by using MATLAB scripts. We also describe DACs correction algorithm, DAC resolution improvement method, and four-channel ADC converter.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 9-26
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pomiar położenia kątowego i udarów z wykorzystaniem przetworników A/C delta-sigma wbudowanych w układ programowalny FPGA
    Measurement of angular position and strokes using delta-sigma A/D converters embedded in FPGA device
    Autorzy:
    Radomski, T.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/209562.pdf
    Data publikacji:
    2008
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    pomiar kąta
    pomiar udarów
    przetwarzanie sygnałów analogowych
    modulacja delta-sigma
    FPGA
    przetwornik analogowo-cyfrowy
    angular position measurement
    stroke measurement
    analogue signal conversion
    delta-sigma modulation
    A/D converter
    Opis:
    W artykule przedstawiono metodę pomiaru położenia kątowego i przeciążeń z wykorzystaniem przetworników A/C wbudowanych w układ programowalny FPGA. Budowa przetworników oparta jest na modulacji delta-sigma. Zaprezentowano technikę pomiaru położenia kątowego w trzech wymiarach oraz sposoby kalibracji. Opisano implementację układu pomiarowego z wykorzystaniem czujników MMA 7260 (Freescale) oraz ADXL278 (Analog Devices). Przedstawiono również wyniki badań eksperymentalnych, które wykonano przy użyciu modułu pomiarowego, wykonanego w układzie programowalnym Virtex-4 (Xilinx) oraz oprogramowania użytkowego zaprojektowanego w języku C++.
    This paper presents a method for measurements of angular position and strokes using A/D converters embedded in a programmable FPGA device. The converters are based on a delta-sigma modulation principle. Technique for 3D measurement of angular position and appropriate calibration procedure is also described. Practical implementation of the measurement system that uses MMA 7260 (Freescale) and ADXL278 (Analogue Devices) sensors is presented. Results of experimental tests performed using Virtex-4 (Xilinx) programmable device and soft ware application written in C++ are also included.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 273-283
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja pakietu testów statystycznych do badania generatorów pseudolosowych w układzie programowalnym
    Statistical tests of pseudo-random number generators in a programmable device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/153896.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    analiza statystyczna
    generator losowy
    FPGA
    statistical tests
    random number generator
    Opis:
    W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do analizy statystycznej z użyciem pakietu NIST SP800-22 binarnych sekwencji pochodzących z implementowanych chaotycznych generatorów pseudolosowych. Omówiono sposób implementację pakiet testów NIST oraz wskazano potencjalne możliwości zrealizowania wybranych operacji sprzętowo. Kompletny system zajmuje 4% przerzutników i 19% bloków LUT dostępnych w układzie XC7Z020. Zastosowanie proponowanych mechanizmów pozwoliło na uzyskanie wydajności na poziomie 100 Mb/s.
    This paper presents the concept, design and experimental results of a SoCbased microsystem with Zynq device from Xilinx, for statistical testing of bit-streams from pseudo-random bit generators (PRBGs). In order to detect any symptoms of non-random behavior of PRBGs, we apply the commonly used statistical tests proposed by NIST as a standard package SP800-22. Five basic tests out of 15 tests from the NIST package have been converted from PC platform and adopted to specific embedded ARM architecture. Key elements of statistical analysis are performed by a dedicated analyzer implemented in programmable logic while the other functions are executed by an integrated dual-core processor. The complete microsystem uses 4% of flip-flops and 19% of LUTs available in the XC7Z020 SoC device. The operation of the microsystem has been optimized by assumption of fixed confidence level of statistical tests and constant data sample size equal to 220. Using these values we get the maximum throughput of data analysis at the level of 100 Mbps. The proposed system may be used for real-time analysis and tracing of pseudo-random binary sequences obtained from integrated PRBGs. This feature is an important improvement in statistical testing of high bit-rate data streams since conventional NIST tests running on the PC platform can be executed in the off-line mode only. Our further work will be focused on the implementation of some other tests from the NIST package and speedup techniques based on multiple bit analysis in a single clock cycle.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 459-461
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA
    Implementation of digital chaos generators for cryptography applications in FPGA
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/154625.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    chaos
    atraktor
    FPGA
    attractor
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji układów generatorów chaosu w układzie FPGA Virtex 5FXT. Podano opis oraz porównanie sposobów realizacji obliczeń, które umożliwiają generowanie chaotycznego ciągu liczb w zależności od przyjętych parametrów początkowych. Dokonano weryfikacji eksperymentalnej poprawności generowanych ciągów w zależności od przyjętej precyzji obliczeniowej.
    The paper presents results of a study on implementation of digital chaos generators in the FPGA Virtex 5FXT device. There are described three mappings: logistic, Hénon and Rössler. The impact of fixed-point number representation on precision was tested. All waveforms (chaotic series) were experimentally generated and their chaotic behaviour was checked. The second section presents the mappings used in experimental tests. Then there are described the reasons for choosing a particular type of arithmetic, a way of number representation, and tools used for project creation. Finally, there are given the results of experimental verification of chaos generators and there is described a version operating at the maximum frequency. In order to estimate the practical usefulness of the proposed chaos generator, the required amount of FPGA resources for different versions of generators was determined and compared. The maximum speed (frequency) of generators was also tested. A sample plot of the Henon attractor is shown in Fig. 4.1. At the end of the paper there is a brief comparison with similar solu-tions reported by other authors.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 711-713
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Układ SoC - FPGA do detekcji twarzy w obrazach cyfrowych
    A SoC - FPGA for face detection in digital images
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155042.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja twarzy
    FPGA
    SoC
    face detection
    Opis:
    W artykule przedstawiono wyniki badań dotyczących sprzętowej implementacji algorytmu detekcji twarzy w obrazach cyfrowych z wykorzystaniem układów programowalnych FPGA (Xilinx). Przeprowadzono symulację algorytmu w środowisku PC - Matlab. Przebadany wstępnie algorytm zaimplementowano w układzie FPGA Virtex-4. Wykonano badania eksperymentalne, w których porównano szybkość działania algorytmu w wersji programowej i sprzętowej oraz określono zajętość zasobów układu FPGA.
    In this paper there are presented recent results of the authors' work on implementation of face detection algorithms in digital images based on FPGA technology from Xilinx. There was considered a number of existing face detection methods, described in papers [1-3] to find out which one is the best for implementation in a single FPGA device. Then the authors proposed a modified algorithm for face detection that was tested using PC - MATLAB environment. The results of software simulations were used for appropriate adjusting of some essential parameters, according to the requirements of FPGA implementation (the basic limitation is a total number of FPGA resources). The main results of simulations are shown in Tab. 1. The final version of the algorithm was im-plemented in a Virtex-4 FPGA device and tested using a set of example digital images. An important advantage of the proposed SoC for face detection is its speed (2-4 times higher than that for software implementation, as it is shown in Tab. 2). Furthermore, this speed does not depend on the window size used in image analysis. There was also reported the final utilization of FPGA resources (Tab. 3). The experimental results obtained from laboratory tests of the proposed face detection algorithm implemented in a single FPGA device show that the hardware approach to face detection problem has important advantages: high speed, flexibility and relatively low requirements on the total number of FPGA resources.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 889-891
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
    Implementation of ciphering algorithm AES-128 in FPGA Spartan 3E with PicoBlaze processors
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156238.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm AES
    FPGA
    data encryption
    AES algorithm
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
    In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 520-522
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analiza efektywności sprzętowych implementacji algorytmów detekcji twarzy w obrazach cyfrowych
    Effectiveness analysis of hardware implementations of face detection algorithms in digital images
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156623.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja twarzy
    FPGA
    GPU
    GPGPU
    face detection
    Opis:
    W artykule przedstawiono i porównano wyniki implementacji przykładowego algorytmu detekcji twarzy w obrazach cyfrowych na trzech platformach sprzętowych: z użyciem CPU (Matlab), w strukturze programowalnej FPGA z procesorem sprzętowym PowerPC [1], oraz z wykorzystaniem CPU z akceleracją GPU. Powyższe implementacje przebadano eksperymentalnie pod względem złożoności implementacji i szybkości działania poszczególnych fragmentów algorytmu. Porównano je ze sobą oraz przedstawiono najlepsze obszary zastosowań poszczególnych z nich.
    This paper describes comparison of hardware implementations of a face detection algorithm using three different platforms: (1) classic CPU implementation (Matlab), (2) implementation with use of programmable logic - FPGA with hardware processor PowerPC [1], and (3) CPU based version with GPU acceleration. These tree versions have been experimentally tested and compared in terms of the required hardware resources and operating speed, which is of great importance in most practical applications. We also discuss advantages and drawbacks of these three approaches to hardware implementation of face detection algorithms. In particular, we formulate some important conditions that the analyzed image must meet to obtain the optimum effectiveness of the face detection algorithm implemented on each platform. Finally, we show that use of GPU acceleration can take advantage of the classic CPU and parallel computing accessible to FPGA. The proposed solution of skin color detection time for the CPU with GPU acceleration is over 100 times shorter than that for the solution with the classical CPU. As a programmable device we have used FPGA Virtex-4 chip from Xilinx, and as a GPU accelerator we have utilized graphic card nVidia GeForce 8600 GT.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 581-583
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ocena wydajności procesorów wbudowanych w układy FPGA
    Evaluation of performance of processors embedded in FPGAs systems
    Autorzy:
    Sondej, T.
    Zagoździński, L.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/208418.pdf
    Data publikacji:
    2006
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    procesor sprzętowy
    procesor programowy
    benchmark
    system-on-chip
    FPGA
    digital systems
    hard-processor
    soft-processor
    Opis:
    W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
    This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-14 z 14

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies