Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "algorithms" wg kryterium: Temat


Wyświetlanie 1-6 z 6
Tytuł:
Zwektoryzowane algorytmy obliczania Transformaty S dla środowiska wieloprocesorowego
Vectorized S Transform algorithms for multi-processor platform
Autorzy:
Tariov, A.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/153752.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
transformata S
algorytmy równoległe
parallel algorithms
S-transform
Kronecker product
Opis:
W pracy został zaprezentowany wektoryzowany algorytm obliczania transformaty S w dwóch wariantach - w postaci sekwencyjno-równoległej pozwalającej na oszczędzenie zasobów sprzętowych oraz w postaci równoległej pozwalającej wykorzystać, nowoczesne wielordzeniowe platformy obliczeniowe. W drugim przypadku możliwa jest znaczna redukcja czasu trwania algorytmu. Obie metody mogą znaleźć zastosowanie praktyczne zależnie od oczekiwanej dokładności (rozdzielczości) i szybkości działania jak też możliwości platformy obliczeniowej.
In the paper the algorithm for calculating N by N-point S Transform is presented. In a sequential, recursive option hardware resources saving is available, while on the other hand, a parallel version of the algorithm allows increasing the accuracy and reducing the time when using multi-core platforms. Two of these approaches can be implemented in practical use depending on the expected accuracy, speed and power of the hardware platform. At the beginning of the paper uses of S Transform with other similar solutions are described. Advantages and disadvantages of S Transform, which are good properties of the time-frequency analysis of non-stationary signals thanks to a movable, different sized Gaussian window, but at the same time a long computation time of the standard, sequential method, are considered. Next, the theoretical, continuous form of the transform and the discrete form with the sequential algorithm are presented. Later The main part of the work deals with synthesis of the sequential and parallel version of the algorithm in the matrix-vector form. The data flow in the algorithms in space and time is shown in Figs. 1 and 2 (for sequential and parallel approach). Finally, the computation times of two versions are compared. The advantage of the two presented approaches is simple and understandable tensor product representation which makes the implementation easy. The sequential algorithm can be used for slower platforms, where the real time analysis is not necessary, while the parallel version offers quick computation on multi-core processors.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 11, 11; 1401-1403
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A computation algorithm for Strassens matrix multiplication
Algorytm obliczania iloczynu macierzowego Strassena
Autorzy:
Tariov, A.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/154595.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
iloczyn macierzowy Strassena
szybkie algorytmy
Strassen's matrix multiplication
fast algorithms
Opis:
In the work the vectorized algorithm for Strassen's matrix product calculating is presented. Unlike the proposed in other works "some recommendations" relating to the Strassen's matrix multiplication implementation, we offer specific computational procedures that allow correctly describe the entire sequence of transformations needed to obtain the final result. The proposed algorithm can be successfully applied to accelerate calculations in the FPGA-based platforms.
W pracy został przedstawiony wektoryzowany algorytm wyznaczenia iloczynu macierzowego Strassena. W odróżnieniu od poruszanych w innych publikacjach wybranych uwag dotyczących realizacji metody Strassena w niniejszej pracy zaproponowane są konkretne procedury, opisujące cały proces obliczeniowy i pozwalające na podstawie wykonania skończonej liczby etapów przetwarzania danych wejściowych otrzymać wynik końcowy. Została roztrząśnięta synteza proponowanego algorytmu oraz pokazana postać stosownego grafu przepływowego dla przykładu mnożenia macierzy drugiego rzędu. Zaproponowany algorytm może być sukcesywnie zastosowany do przyspieszonej realizacji obliczeń w platformach FPGA oraz zaimplementowany w wybranym środowisku sprzętowym. Niewątpliwym atutem odróżniającym przedstawione rozwiązanie od tradycyjnego algorytmu jest również brak rekurencji obliczeń, co daje dodatkowy zysk przy zrównolegleniu procesu wyznaczenia iloczynu.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 691-693
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Szybki algorytm splotu kołowego dla N = 2^m
Fast circular convolution algorithm for N = 2^m
Autorzy:
Gliszczyński, M.
Tariov, A.
Powiązania:
https://bibliotekanauki.pl/articles/151792.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
szybkie algorytmy
splot kołowy
notacja macierzowa
fast algorithms
circular convolution
matrix notation
Opis:
W pracy został przedstawiony szybki algorytm liczenia splotu kołowego N-elementowych wektorów danych ze zredukowaną liczbą operacji arytmetycznych (lub układów mnożących i sumatorów, jeśli chodzi o implementację sprzętową) w przypadku, gdy N=2^m, m - liczba całkowita. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji splotu kołowego w dowolnym sprzętowo-programowym środowisku implementacyjnym.
In the work the fast algorithm for 2n-point circular convolution calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. Computational procedure for describing the algorithm, based on the successful decomposition of the circulant matrix of arbitrary order is shown. This approach allows to lower hardware expenses and to create favorable conditions for effective convolution realization in the reprogrammable platform. Computational procedure for circular convolution realization can be described by means of matrix algebra notation. Matrix algebra offers not only a formalism for describing the algorithm, but it enables the derivation by pure algebraic manipulations of an algorithm that is well suited to be implemented in vector and matrix digital signal processors with various levels of parallelism. In addition, the mentioned procedures can be directly used for easy implementation in matrix-oriented languages like Matlab.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 566-568
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Struktury algorytmiczne jednostek procesorowych do realizacji bazowych operacji dyskretnej transformaty falkowej
Algorithmic structures of processing units for IDWT basic operations implementation
Autorzy:
Tariova, G.
Tariov, A.
Powiązania:
https://bibliotekanauki.pl/articles/155660.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dyskretna transformata falkowa DWT
szybkie algorytmy
procesory DWT
discrete wavelet transform
fast algorithms
DWT processors
Opis:
W pracy zostało przedstawione podejście do zoptymalizowanej organizacji struktur algorytmicznych jednostek obliczeniowych dla realizacji bazowych operacji FDWT/IDWT ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Podejście to pozwala zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji metod falkowego przetwarzania danych w układzie reprogramowalnym.
This paper is concerned with the novel algorithmic structures for the realization of FDWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well-known approaches, the immediate implementation of the above procedures requires 2L multipliers both for the DWT and IDWT basic procedures plus 2(L-1) adders for DWT and L adders for IDWT. At the same time, proposed algorithms require only 11oL multipliers for the both procedures plus 2L-1 adders for FDWT and L+1 adders for IDWT basic procedures. The proposed structures can be successfully applied to accelerate calculations in the FPGA-based platforms as well as to enhance the efficiency of hardware in general.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 101-103
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Aspekty algorytmiczne redukcji liczby bloków mnożących w układzie do obliczania iloczynu dwóch kwaternionów
Algorithmic aspects of multiplication block number reduction in a two quaternion hardware multiplier
Autorzy:
Tariova, G.
Tariov, A.
Powiązania:
https://bibliotekanauki.pl/articles/154591.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
iloczyn kwaternionów
liczby hiperzespolone
algorytmy i układy obliczeniowe
hypercomplex numbers
quaternion product
computation algorithms and units
Opis:
W pracy został przedstawiony zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający wykonania mniejszej liczby operacji mnożenia i dodawania, niż dowolny ze znanych autorom "szybkich" algorytmów tego typu. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji mnożenia dwóch kwaternionów w dowolnym sprzętowo-programowym środowisku implementacyjnym.
In the paper the rationalised algorithm for two quaternion product calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. The computing of quaternion product in the naive way, using the definition, takes 16 multiplications and 12 additions, while the proposed algorithm can compute the same result in only 8 multiplications and 28 additions. This approach allows lowering hardware expenses and creates favorable conditions for effective convolution realisation on the reprogrammable platform. The computational procedure for quaternion multiplication is described in matrix notation. This notation enables adequate representation of the space-time structures of an implemented computational process and directly maps these structures into the hardware realisation space. The proposed structure can be successfully applied to accelerate calculations on FPGA based platforms as well as enhance the efficiency of hardware in general.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 688-690
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Struktura algorytmiczna jednostki procesorowej do realizacji operacji splotu liniowego
Algorithmic structure of processing unit for linear convolution operation implementation
Autorzy:
Tariov, A.
Tariova, G.
Powiązania:
https://bibliotekanauki.pl/articles/156280.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
procesory DSP
splot liniowy
szybkie algorytmy wyznaczania splotu liniowego
DSP processors
linear convolution
fast linear convolution algorithms
Opis:
W pracy została przedstawiona koncepcja organizacji struktury jednostki obliczeniowej dla realizacji operacji splotu liniowego ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Pozwala to zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji splotu liniowego w układzie reprogramowalnym.
In work the approach to the rational organization of algorithmic structure of the processor unit for realization of basic operation of linear convolution with the reduced number of multiplication (or multipliers - in hardware implementation case) is presented. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 572-574
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-6 z 6

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies