Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Szczesniak, P." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych
    Optimal choice of the number of functional units for high level synthesis of digital circuits
    Autorzy:
    Szcześniak, P.
    Szcześniak, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/268226.pdf
    Data publikacji:
    2005
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Opis:
    W pracy przedstawiono algorytm MNP (ang. minimization the number oj procesing elements) wyznaczający liczbę jednostek funkcjonalnych niezbędnych do syntezy wysokiego poziomu zadania opisanego grafem przepływu danych (DFG - ang. Data flow graph). Liczba jednostek funkcjonalnych wyznaczana przez prezentowany algorytm jest optymalna zarówno z punktu widzenia kosztów wykonania układu, jak i szybkości jego działania. Rozwiązanie tego problemu umożliwia taką realizację projektu układu cyfrowego, aby działał on z maksymalną szybkością przy minimalnej liczbie jednostek funkcjonalnych, a więc przy minimalnym koszcie wytworzenia. Zaprezentowany w pracy algorytm zaimplementowano w języku C++, a następnie zweryfikowano go przy pomocy kilkudziesięciu przykładów testowych, których wybrane wyniki przedstawiono w pracy.
    The paper presents an algorithm calculating the functional units' quantities necessary for high level synthesis of a task described with a data flow graph (DFG). The quantities calculated by the algorithm are optimal both with cost and latency of the designed circuit. The solution presented enables to realize a circuit characterised with the best performance possible while maintaining the minimal number of functional units used, hence minimal cost is provided. The presented algorithm was implemented with C++ language and test
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2005, 21; 237-245
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Baza danych modeli jednostek funkcjonalnych układów CMOS dla potrzeb systemu redukcji poboru mocy
    Database of CMOS functional units models for circuit power reduction system
    Autorzy:
    Szcześniak, W.
    Szcześniak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/267923.pdf
    Data publikacji:
    2007
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    redukcja poboru mocy
    układy CMOS
    reduction in power converters
    CMOS
    Opis:
    Praca dotyczy systemu do przechowywania oraz analizy informacji o modelach jednostek funkcjonalnych układów cyfrowych CMOS. Przedstawia podstawowe wymagania projektu systemu, jego projekt oraz omawia niektóre aspekty jego implementacji. System utworzono w oparciu o środowisko relacyjnych baz danych HSQLDB dostępne na zasadzie wolnego oprogramowania. Został on wybrany ze względu na wysoką wydajność oraz łatwość integracji z tworzonym system do redukcji poboru mocy cyfrowych układów CMOS. W jego implementacji zastosowano warstwę pośredniczącą ORM (Object Relational Mapping) umożliwiającą łatwe przystosowanie do współpracy z inną bazą relacyjną danych, w przypadku zmiany wymagań w trakcie eksploatacji.
    The paper presents the developed software system for storing and analyzing information concerning digital CMOS circuits models’. The system has been designed with application of HSQLDB relational database system being the free software. The system was chosen because of its good performance and easy integration with the designed system for digital CMOS circuits’ power reduction. The developed system uses also the ORM (Object Relational Mapping) layer which enables for easy adaptation to another relational database system, in case of requirement change during the maintenance phase.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2007, 23; 109-112
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Porównanie wybranych algorytmów szeregowania zadań dla potrzeb redukcji poboru mocy cyfrowych układów CMOS
    Comparison of chosen task scheduling algorithms applied at the stage of high level synthesis of digital CMOS circuits
    Autorzy:
    Szcześniak, W.
    Włodarczyk, Ł.
    Szcześniak, P.
    Piechówka, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/268842.pdf
    Data publikacji:
    2006
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Opis:
    Szeregowanie zadań stosowane dla potrzeb redukcji poboru mocy cyfrowych układów CMOS prowadzi do problemów NP trudnych. Stąd tek, brakuje analitycznych algorytmów gwarantujących uzyskanie optymalnego rozwiązania w akceptowalnym czasie. Praca prezentuje porównanie jakości rozwiązań wyznaczonych heurystycznyini algorytmami szeregowania zadań stosowanych na etapie syntezy wysokiego poziomu cyfrowych układów CMOS, które zostały uzyskane dla wybranego zbioru przykładów testowych. Przedstawione porównanie dotyczy również czasów obliczeń dla wybranych algorytmów szeregowania zadań.
    Task scheduling applied to reduction of power dissipated in digital CMOS circuits leads to a NP hard problem. Hence, there are no exist analytical algorithms which guarantee a optimal solution in an acceptable computational time. This paper presents a comparison of quality of solutions obtained for a chosen set of benchmarks with different task scheduling heuristic algorithms applied at the stage of high level synthesis of digital CMOS circuits. The presented comparison contains also calculation times for the implemented task scheduling algorithms.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2006, 22; 161-170
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
    Computer verification of a cmos digital circuit created by subcircuits supplied by different voltages
    Autorzy:
    Szcześniak, W.
    Kozieł, S.
    Jendernalik, W.
    Hasse, L.
    Szcześniak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/267925.pdf
    Data publikacji:
    2007
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    redukcja poboru mocy
    weryfikacja układu
    układy CMOS
    reduction in power consumption
    verification system
    CMOS settings
    Opis:
    W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
    The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2007, 23; 105-108
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies