Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Tytuł pozycji:

Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych

Tytuł:
Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych
Optimal choice of the number of functional units for high level synthesis of digital circuits
Autorzy:
Szcześniak, P.
Szcześniak, W.
Powiązania:
https://bibliotekanauki.pl/articles/268226.pdf
Data publikacji:
2005
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2005, 21; 237-245
1425-5766
2353-1290
Język:
polski
Prawa:
Wszystkie prawa zastrzeżone. Swoboda użytkownika ograniczona do ustawowego zakresu dozwolonego użytku
Dostawca treści:
Biblioteka Nauki
Artykuł
  Przejdź do źródła  Link otwiera się w nowym oknie
W pracy przedstawiono algorytm MNP (ang. minimization the number oj procesing elements) wyznaczający liczbę jednostek funkcjonalnych niezbędnych do syntezy wysokiego poziomu zadania opisanego grafem przepływu danych (DFG - ang. Data flow graph). Liczba jednostek funkcjonalnych wyznaczana przez prezentowany algorytm jest optymalna zarówno z punktu widzenia kosztów wykonania układu, jak i szybkości jego działania. Rozwiązanie tego problemu umożliwia taką realizację projektu układu cyfrowego, aby działał on z maksymalną szybkością przy minimalnej liczbie jednostek funkcjonalnych, a więc przy minimalnym koszcie wytworzenia. Zaprezentowany w pracy algorytm zaimplementowano w języku C++, a następnie zweryfikowano go przy pomocy kilkudziesięciu przykładów testowych, których wybrane wyniki przedstawiono w pracy.

The paper presents an algorithm calculating the functional units' quantities necessary for high level synthesis of a task described with a data flow graph (DFG). The quantities calculated by the algorithm are optimal both with cost and latency of the designed circuit. The solution presented enables to realize a circuit characterised with the best performance possible while maintaining the minimal number of functional units used, hence minimal cost is provided. The presented algorithm was implemented with C++ language and test

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies