Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Low Power" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-13 z 13
    Tytuł:
    A - 5 dBm 400MHz OOK Transmitter for Wireless Medical Application
    Autorzy:
    Yousefi, M.
    Koozehkanani, Z. D.
    Jangi, H.
    Nasirzadeh, N.
    Sobhi, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/226054.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    transmitter
    power amplifier
    on-off keying
    low power
    Opis:
    A 400 MHz high efficiency transmitter for wireless medical application is presented in this paper. Transmitter architecture with high-energy efficiencies is proposed to achieve high data rate with low power consumption. In the on-off keying transmitters, the oscillator and power amplifier are turned off when the transmitter sends 0 data. The proposed class-e power amplifier has high efficiency for low level output power. The proposed on-off keying transmitter consumes 1.52 mw at-5 dBm output by 40 Mbps data rate and energy consumption 38 pJ/bit. The proposed transmitter has been designed in 0.18μm CMOS technology.
    Źródło:
    International Journal of Electronics and Telecommunications; 2014, 60, 2; 193-198
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design of Low–power 4-bit Flash ADC Using Multiplexer Based Encoder in 90nm CMOS Process
    Autorzy:
    Shylu Sam, D. S.
    Sam Paul, P.
    Jeba Jingle, Diana
    Mano Paul, P.
    Samuel, Judith
    Reshma, J.
    Sudeepa, P. Sarah
    Evangeline, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/2124770.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    flash ADC
    low power
    dynamic comparator
    encoder
    Opis:
    This work describes a 4-bit Flash ADC with low power consumption. The performance metrics of a Flash ADC depend on the kind of comparator and encoder used. Hence openloop comparator and mux-based encoder are used to obtain improved performance. Simulation results show that the simulated design consumes 0.265mW of power in 90nm CMOS technology using cadence-virtuoso software. The circuit operates with an operating frequency of 100MHz and a supply voltage of 1V.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 3; 565--570
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Modified Signal Feed-Through Pulsed Flip-Flop for Low Power Applications
    Autorzy:
    Panahifar, E.
    Hassanzadeh, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/226160.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    low power
    pulsed flip-flop
    delay
    leakage power
    dynamic power
    Opis:
    In this paper a modified signal feed-through pulsed flip-flop has been presented for low power applications. Signal feed-through flip-flop uses a pass transistor to feed input data directly to the output. Feed through transistor and feedback signals have been modified for delay, static and dynamic power reduction. HSPICE simulation shows 22% reduction in leakage power and 8% of dynamic power. Delay has been reduced by 14% using TSMC 90nm technology parameters. The proposed pulsed flip-flop has the lowest PDP (Power Delay Product) among other pulsed flip-flops discussed.
    Źródło:
    International Journal of Electronics and Telecommunications; 2017, 63, 3; 241-246
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A 2.3-dB NF CMOS low voltage LNA optimized for medical applications at 600MHz
    Autorzy:
    Borrego, R
    Powiązania:
    https://bibliotekanauki.pl/articles/397807.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    DTMOS
    balun
    low voltage
    low power
    niskie napięcie
    mała moc
    Opis:
    In this paper it is presented a balun LNA, with voltage gain control that combines a common-gate and common-source stage, in which transistors biased in triode region replace the resistive loads. This last approach in conjunction with a dynamic threshold reduction technique allows a low supply voltage operation. Furthermore, a significant chip area reduction can be exploited by adopting an inductor-less configuration. Simulations results with a 130 nm CMOS technology show that the gain is up to 19.3 dB and the NF is below 2.3 dB. The total dissipation is 4 mW, leading to an FOM of 2.26 for 0.6 V supply.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 3; 87-91
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FSM state merging for low power
    Autorzy:
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/114448.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    finite state machine
    low power
    merging
    internal states
    Opis:
    A method of finite state machine (FSM) minimization for low power by merging FSM internal states is considered. The general algorithm for the minimization of FSM power consumption by means of merging two states is presented. The algorithm of the merging possibility of two states and the actual algorithm merging of two states for incompletely specified Mealy FSMs are given. In the conclusions, the possible directions of development of this approach are specified.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 337-339
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design and Noise Analysis of a Novel Auto-Zeroing Structure for Continuous-Time Instrumentation Amplifiers
    Autorzy:
    Maréchal, S.
    Nys, O.
    Krummenacher, F.
    Chevroulet, M.
    Kayal, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226106.pdf
    Data publikacji:
    2013
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    front-end
    instrumentation amplifier
    low-noise
    low power
    chopper
    auto-zero
    Opis:
    This paper introduces a low-noise, low-power amplifier for high-impedance sensors. An innovative circuit using an auto-zeroed architecture combined with frequency modulation to reject offset and low-frequency noise is proposed and analysed. Special care was given to avoid broadband noise aliasing and chopping in the signal path, and to minimize both the resulting equivalent input offset voltage and equivalent input biasing current. The theoretical noise analysis of the proposed topology covers most of the noise sources of the circuit. Simulations show that the input-referred noise level of the circuit is 13.4nV/√Hz for a power consumption of 85µA with a power supply from 1.8V to 3.6V.
    Źródło:
    International Journal of Electronics and Telecommunications; 2013, 59, 4; 397-404
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Low power BIST
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114375.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    low power
    BIST
    test pattern generator
    signature analyzer
    test-per-scan
    test-per-clock
    power consumption
    Opis:
    In the last years designers have mainly concentrated on low power consumption in mobile computing devices and cellular phones. In this paper, new solutions for reducing the switching activity of BIST environment for the scan-organized Built-In Self-Test (BIST) architectures is presented. The key idea behind this technique is based on the design of a new structure of LFSR to generate more than one pseudo random bit per one clock pulse. Theoretical calculations were hardware verified in two digital system design environments: WebPACK ISE by Xilinx and Quartus II by Altera. Power consumption measure tools were Xilinx XPower and Altera PowerPlay Power Analyzer Tool. The practical verification covers the power consumption of the Test Pattern Generator (TPG) as well as the complete BIST. The obtained results are over a dozen percent better compared to similar works.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 323-326
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Study of a High-voltage Switching Power Supply Parameters
    Autorzy:
    Martemianov, Boris
    Ryzhkov, Alexander
    Vdovin, Grigoriy
    Powiązania:
    https://bibliotekanauki.pl/articles/2055213.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    high voltage
    low power
    power supply
    microchannel plate
    MCP
    MCP detector
    low signal
    Cockcroft-Walton
    voltage multiplier
    pulse generator
    pulse transformer
    voltage stabilizer
    Opis:
    A principle diagram of a high-voltage low-power power supply for devices comprising a microchannel plate (MCP) has been developed. A mathematical model was built according to the developed scheme for a detailed study of the operation of the power supply and the selection of the optimal parameters of its components and obtaining the best output voltages. The power supply circuit comprises a control circuit, a pulse transformer, a voltage multiplier circuit, a feedback circuit, and an input stabilizer. The input stabilizer provides the maintenance of the voltage switched in the primary winding of the transformer at a given level regardless of the voltage drop of the power supply primary source. Moreover the stabilizer provides constant voltage maintenance when the load resistance changes. (with Rload changing from 100 to 200 MΩ, Uout did not exceed 3 V).
    Źródło:
    International Journal of Electronics and Telecommunications; 2021, 67, 4; 711--716
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Advanced compact modeling of the deep submicron technologies
    Autorzy:
    Grabiński, W.
    Bucher, M.
    Sallese, J.-M.
    Krummenacher, F.
    Powiązania:
    https://bibliotekanauki.pl/articles/309312.pdf
    Data publikacji:
    2000
    Wydawca:
    Instytut Łączności - Państwowy Instytut Badawczy
    Tematy:
    ultra deep submicron (UDSM) technology
    compact modeling
    EKV MOS transistor model
    MOSFET
    matching
    low power
    RF applications
    Opis:
    The technology of CMOS large-scale integrated circuits (LSI's) achieved remarkable advances over last 25 year and the progress is expected to continue well into the next century. The progress has been driven by the downsizing of the active devices such as MOSFETs. Approaching these dimensions, MOSFET characteristics cannot be accurately predicted using classical modeling methods currently used in the most common MOSFET models such as BSIM, MM9 etc, without introducing large number of empirical parameters. Various physical effects that needed to be considered while modeling UDSM devices: quantization of the inversion layer, mobility degradation, carrier velocity saturation and overshoot, polydepletion effects, bias dependent source/drain resistances and capacitances, vertical and lateral doping profiles, etc. In this paper, we will discuss the progress in the CMOS technology and the anticipated difficulties of the sub-0.25 žm LSI downsizing. Subsequently, basic MOSFET modeling methodologies that are more appropriate for UDSM MOSFETs will be presented as well. The advances in compact MOSFET devices will be illustrated using application examples of the EPFL EKV model
    Źródło:
    Journal of Telecommunications and Information Technology; 2000, 3-4; 31-42
    1509-4553
    1899-8852
    Pojawia się w:
    Journal of Telecommunications and Information Technology
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    TPG and SA with low power consumption
    Projektowanie generatorów testów (TPG) oraz analizatorów sygnatur (SA) o obniżonym poborze mocy
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/157457.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    TPG
    SA
    M-sequence
    Geffe generator
    BIST
    low power
    test-per-clock
    two-pattern testing
    M–sekwencja
    generator Geffego
    niski pobór mocy
    Opis:
    In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.
    Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 10, 10; 1040-1045
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dekompozycja sieci działań układów sekwencyjnych w celu obniżenia poboru mocy
    ASM decomposition for low-power design of sequential circuits
    Autorzy:
    Bułatowa, I.
    Salauyou, V.
    Matujewicz, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/155452.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układ sekwencyjny
    pobór mocy
    sieć działań
    dekompozycja sieci działań
    struktura hierarchiczna
    low power
    sequential circuit
    decomposition
    partitioning
    algorithmic state machine
    ASM
    hierarchical structure
    Opis:
    Opracowana została metoda syntezy układów sekwencyjnych o obniżonym poborze mocy, algorytmy sterowania których opisywane są za pomocą sieci działań. Metoda syntezy polega na dekompozycji sieci działań na fragmenty realizowane w postaci oddzielnych automatów połączonych w dwupoziomową strukturę hierarchiczną. Zmniejszenie poboru mocy osiąga się przez odłączenie sygnału synchronizacji od nieaktywnych w danym momencie automatów. Zaproponowano schemat bramkowania sygnału synchronizacji z wykorzystaniem sygnałów struktury hierarchicznej. Opracowany został algorytm dekompozycji sieci działań na fragmenty realizowane jako komponenty struktury hierarchicznej. Przeprowadzone badania potwierdziły efektywność zaproponowanej metody.
    In this paper a method for low-power design of hierarchical structures of sequential circuits specified by the Algorithmic State Machine (ASM) charts is presented. The proposed method uses a decomposition of the original sequential circuit into the smaller automata which are connected in a two-level hierarchical structure topology (Fig.1). A clock-gating approach [4, 5] is used to reduce power consumption of the sequential circuit. Due to this approach the power can be saved by clocking only one automaton of hierarchical structure at a time while the clock to the other automata is gated. As a result, only one automaton of hierarchical structure is active at any time while the others are idle, thus reducing the switching activity and minimizing the power dissipation. The algorithm of decomposition of the ASM chart into the fragments, which are implemented as components of a hierarchical structure, has been developed. The clockgating circuit (Fig. 2) which uses the control signals generated by the hierarchical structure is proposed. The power simulation method used to estimate the power consumption for original and decomposed circuits is described. Experimental results show that the proposed partitioning technique can reduce power consumption, on average 20.31%, over the original undecomposed circuit. An additional power saving is available by using special state encoding which reduces the switching activity of sequential circuits.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 501-503
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Low-power open loop multiply-by-two amplifier with gain-accuracy improved by local-feedback
    Autorzy:
    Gama, R.
    Galhardo, A.
    Goes, J.
    Paulino, R.
    Neves, R.
    Horta, N.
    Powiązania:
    https://bibliotekanauki.pl/articles/397851.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    ADC
    przetwornik analogowo-cyfrowy
    pomnożyć przez dwa
    mała moc
    przepustowy czas
    pozyskiwanie dokładności
    ADC (analog to digital converter)
    multiply by two
    low power
    time interleaved
    gain accuracy
    Opis:
    This paper proposes the complete electrical design of a new multiply-by-two amplifier to be readily used in ultra high-speed medium resolution pipeline ADC stages. It is based in a switched-capacitor open-loop structure but with the novelty of having the gain accuracy improved by using an active amplifier with local feedback. Simulation results demonstrate that, with a very low-power dissipation and without employing any digital self-calibration or gain-control techniques, the circuit exhibits, over PVT corner and device mismatches, a dynamic performance and a gain-accuracy compatible with 6-bit level.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2010, 1, 1; 19-24
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Transmission of biomedical data from BIOSIP modules in a wireless personal area network with synchronous measurements, and the future use in the internet of things
    Autorzy:
    Szuster, B.
    Szczurek, Z.
    Kowalski, P.
    Kubik, B.
    Michnik, A.
    Wiśniowski, R.
    Świda, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/397939.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    body sensor network
    wireless medicine
    low power
    personal area network
    Bluetooth Smart
    ANT
    BioSip
    WPAN
    Wireless Personal Area Network
    Body Area Networks
    internet of things (IoT)
    IoT
    IPv6
    Internet Protocol version 6
    sieć sensorowa na powierzchni ciała
    medycyna bezprzewodowa
    sieć osobista
    Internet rzeczy
    protokół internetowy w wersji 6
    Opis:
    The paper aims to present the organizational concept of the wireless personal area network (WPAN network) transmitting biomedical data, used in the BioSip system. The network transmits data from recording modules arranged on the subject's body to a collective node (data integrator). At the same time, all the necessary properties are maintained, i.e. low power consumption of the modules, increased resistance of the network to artefacts, the required transmission speed and signal delays. The options to synchronize measurements in various modules have also been presented, along with the resulting benefits. The wireless personal area network of BioSip modules may be based on various communication protocols, such as Bluetooth Smart or ANT. The BioSip network builds on its own protocol based on transmission mechanisms by Nordic. The software of BioSip modules may be adapted for operation in the Internet of Things through network protocol layers made available by Nordic.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2016, 7, 1; 33-40
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-13 z 13

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies