Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "video compression" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Architecture Design of The Hardware H.264/AVC Video Decoder
    Autorzy:
    Roszkowski, M.
    Abramowski, A.
    Wieczorek, M.
    Pastuszak, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/226831.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    H.264/AVC
    video compression
    FPGA
    architecture design
    Opis:
    The need for real-time video compression systems requires a particular design methodology to achieve high troughput devices. The paper describes the architecture of the H.264/AVC decoder able to support SDTV and HDTV resolutions. The design applies many optimization techniques to reduce the resource consumption and maximize the throughput. The archietcture is verified with the software reference model JM16 and synhesized for FPGA technology. The maximal working frequency is 100 MHz for Stratix II devices.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 3; 291-300
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Architektura dekodera wideo MPEG-2 dla wymagań HDTV
    Hardware architecture of HDTV MPEG-2 decoder
    Autorzy:
    Majewski, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/156204.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    kompresja wideo
    MPEG-2
    architektura sprzętowa
    video compression
    hardware architecture
    Opis:
    Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.
    The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 508-510
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania
    Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection
    Autorzy:
    Pastuszak, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/156172.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    architektura sprzętowa
    H.264/AVC
    kompresja wideo
    hardware architecture
    video compression
    Opis:
    Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.
    The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 480-482
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Platforma przetwarzania rozproszonego bazująca na sieci NoC
    Distributed processing platform based on NoC network
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Stępniewska, M.
    Wegner, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154056.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwarzanie rozproszone
    układy programowalne
    FPGA
    kompresja obrazu
    AVC
    VC-1
    sieć w układzie
    sieć NoC
    scattered processing
    video compression
    Network on Chip (NoC)
    NoC network
    Opis:
    W artykule zaprezentowano oryginalną platformę przetwarzania rozproszonego wykorzystującą sieć NoC (Network-on-Chip) jako infrastrukturę komunikacyjną. Proponowaną platformę zrealizowano wykorzystując układy FPGA jako elementy na których zaprogramowano interesujące projektanta bloki obliczeniowe. Pokazano cechy takiego systemu oraz zalety przetwarzania rozproszonego realizowanego na wielu niezależnych fizycznie układach ASIC czy FPGA.
    The paper presents an original dissipated processing platform based on Network on Chip as communicative infrastructure. In the introduction the need for using dissipated processing to increase computational power of video compression systems is shown. Features of the dissipated processing system and advantages of its implementing in many physically independent FPGA or ASIC are shown. Several consecutive logical structures of the proposed system, differing in flexibility and implementation efforts, are given. In the third section a novel version of Network on Chip used as a communicative layer in the proposed platform is described. The hierarchic structure of this network and implemented communication modules are described. The proposed platform was built basing on Field Programmable Gate Array (FPGA) as elements on which computational blocks were programmed. Schematic diagram of the proposed system is shown in Fig. 1. The complete platform composed of nine boards with Field Programmable Gate Array (FPGA) is presented in Fig. 5.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 690-692
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies