Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "processor" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-9 z 9
    Tytuł:
    Space vector pulse width modulation for high-speed induction motor implemented in Nios II softcore processor
    Autorzy:
    Chojowski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/1193550.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej
    Tematy:
    induction motor
    FPGA
    softcore processor
    Opis:
    The purpose of the article was to present the idea of space vector pulse width modulation (SVPWM) and implementation in Nios II softcore processor. The SVPWM module was described in a classical method in hardware description language both as an independent structure and as an additional component to softcore processor. The available methods were compared, and the experiment was carried out in the laboratory to test implemented SVPWM algorithm using high-speed induction motor.
    Źródło:
    Power Electronics and Drives; 2018, 3, 38; 99-107
    2451-0262
    2543-4292
    Pojawia się w:
    Power Electronics and Drives
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Aplikacja wspomagająca projektowanie struktury procesorów programowalnych w układach FPGA
    FPGA soft processor design tool
    Autorzy:
    Kapruziak, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154775.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    procesor programowalny
    FPGA
    soft processor
    Opis:
    Przejście z implementacji systemu na mikroprocesorze do wykorzystania układu FPGA jest często trudne. Zazwyczaj nie opłaca się poświęcenie czasu na przepisanie kodu już zaimplementowanych algorytmów. Skuteczniejszym rozwiązaniem jest przeniesienie samej struktury oryginalnego procesora do wnętrza układu FPGA. Zadanie przeniesienia struktury można częściowo zautomatyzować i przyspieszyć proponując właściwą aplikację wspomagającą. Aplikacja taka mogłaby także być efektywną pomocą dydaktyczną do prezentacji i eksperymentowania na różnych architekturach komputerów. W artykule przedstawiono propozycją właśnie takiej aplikacji.
    While improving current projects, transition form microprocessor based system to FPGA is often not straightforward. Time spent on code rewriting is not usually considered cost-effective. It seems to be more effective to implement the structure of a considered processor directly on FPGA and transfer the code unmodified. The task of cloning a real processor into FPGA structure could be partly automated and shortened by the right programming environment. Such environment could also serve as a helpful and efficient teaching tool, allowing students to see architecture at work and experiment with its own modifications. In the paper such an environment is presented. It is partially inspired by LISA project [1], but opposed to that the author tries not to put a user too far away from the resulting code. This environment is rather a time-saving code generator for schematical tasks (Fig. 1). As such, it allows defining the general structure of the resulting Verilog code (Fig. 3) and the parameters for ALU, control unit and bus address space (Figs. 4, 5, 6). Figs. 7 and 8 show examples of the resulting codes. The application is currently mainly used for teaching purposes but is planned to be developed to help in automatic project transformation from microcontrollers to FPGA SoC designs.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 758-760
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ocena wydajności procesorów wbudowanych w układy FPGA
    Evaluation of performance of processors embedded in FPGAs systems
    Autorzy:
    Sondej, T.
    Zagoździński, L.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/208418.pdf
    Data publikacji:
    2006
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    procesor sprzętowy
    procesor programowy
    benchmark
    system-on-chip
    FPGA
    digital systems
    hard-processor
    soft-processor
    Opis:
    W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
    This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zintegrowany odbiornik cyfrowy spektrometru EPR
    Integrated Digital Receiver for the EPR Spectrometer
    Autorzy:
    Froncisz, W.
    Gurbiel, R.
    Kasperek, J.
    Kozioł, J.
    Kucharzyk, M.
    Rajda, P. J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155675.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    procesor wbudowany
    PowerPC
    EPR
    embedded processor
    Opis:
    W pracy przedstawiono koncepcję zintegrowanego, cyfrowego odbiornika spektrometru EPR (elektronowego rezonansu paramagnetycznego), przeznaczoną do realizacji w technologii SoC na platformie Virtex-II Pro. Krótko opisano środowisko eksperymentu EPR, skupiając się na interesujących aspektach projektu, m.in. wykorzystaniu wbudowanego procesora. Zaprezentowano budowę całego systemu przetwarzania danych, składającego się z: interfejsu szybkiego przetwornika analogowo-cyfrowego, jednostki wstępnego przetwarzania (akumulacji) danych oraz wbudowanego procesora PowerPC 405, realizującego końcową obróbkę danych. Omówiono interesujące szczegóły konstrukcyjne interfejsu przetwornika, strukturę bloku wstępnej akumulacji danych, blok sterownika oraz podsystem sygnałów zegarowych. Przedstawiono także architekturę nadrzędnego systemu procesorowego, opartego na mikroprocesorze PowerPC. Opisano metodologię i wykorzystane narzędzia projektowe, jak również sposób weryfikacji układu i wyniki testów.
    The paper describes a design of an integrated digital receiver for the Electron Paramagnetic Resonance spectrometer. The design, based on a SoC technology, utilizes the PowerPC processor embedded in the Virtex-II Pro FPGA. Description shortly introduces an experimental environment (Fig. 1), focusing on interesting FPGA design issues. Two concepts of the device are presented. The first one was developed with the use of DSP (Fig. 2), and another includes an embedded microprocessor (Fig. 3). The design of FPGA includes a digital interface for fast, 800Msps analog-to-digital converter. Another important part of the design is a digital signal preprocessing unit, allowing fast, multiple data accumulation for separation weak signals from the noise. There are also given some details on construction of dual-ported accumulation buffers, accumulation controller and clocking system. Additionally the unit provides some means to control the remaining part of a measurement device as well as the pulse stimulation generator.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 89-91
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    On implementation of FFT processor in XILINX FPGA using high-level synthesis
    Autorzy:
    Smyk, Robert
    Czyżak, Maciej
    Powiązania:
    https://bibliotekanauki.pl/articles/377926.pdf
    Data publikacji:
    2020
    Wydawca:
    Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
    Tematy:
    Fast Fourier Transform Processor
    FPGA
    high-level synthesis
    Opis:
    The paper presents results of the high level synthesis of an 1024-point radix-2 FFT processors in Xilinx Vivado FPGA environment. The use of various directives controlling the synthesis process is examined. The results indicate that using the proper set of directives the latency of the processor can be reduced by 95% from about 35k for the default parameters to 1.5k cycles after optimizations.
    Źródło:
    Poznan University of Technology Academic Journals. Electrical Engineering; 2020, 104; 17-33
    1897-0737
    Pojawia się w:
    Poznan University of Technology Academic Journals. Electrical Engineering
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Testing schemes for systems based on FPGA processor cores
    Testowanie systemów FPGA wykorzystujących rdzenie procesorów
    Autorzy:
    Węgrzyn, M.
    Sosnowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/153733.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    testing processor cores
    application driven testing
    FPGA
    testowanie rdzeni procesorowych
    testowanie aplikacyjne
    Opis:
    Many systems implemented in FPGAs are based on embedded processor cores (the so called soft cores). Testing such systems is a challenging task due to possible faults in functional blocks, configuration memory and relevant circuitry. The paper deals with software-based self-test schemes taking into account an important requirement on test memory and time overheads. Special attention is paid to configuration faults caused by SEUs (single event upsets). The effectiveness of the proposed method has been verified in fault injection experiments.
    W systemach wbudowanych realizowanych na bazie struktur FPGA coraz częściej wykorzystuje się skonfigurowane rdzenie procesorów. Testowanie takich systemów jest dość dużym wyzwaniem ze względu na dość szeroką klasę możliwych błędów w blokach funkcjonalnych, pamięci konfiguracyjnej i związanej z nią logiką. W pracy przedstawiono koncepcje testowania programowego rdzeni procesorów (podejście funkcjonalne, strukturalne, pseudo przypadkowe i aplikacyjne). Szczególna uwagę poświęcono błędom pamięci konfiguracji wynikającym z błędów przemijających, których źródłem jest promieniowanie kosmiczne, szczątkowe promieniowanie użytych materiałów w systemie, czy tez zakłócenia elektryczne. Dokładniej omówiono koncepcje testów złożonych z sekwencji instrukcji, w których wyniki są jednocześnie argumentami wejściowymi dla kolejnych sekwencji (tzw. sekwencje bijektywne). Rozpatrzono problem optymalizacji takich testów biorąc pod uwagę narzut pamięci i czasowy testu oraz pokrycie błędów. Efektywność testów została zweryfikowana w eksperymentach z symulacją błędów. Podane przykłady dotyczą rdzenia procesora 8 bitowego PicoBlaze. Przedstawiona metodyka może być rozszerzona na inne procesory.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 483-485
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Whirlpool SoPC Implementation : Hardware/Software Co-Design Example
    Autorzy:
    Krawczyk, K.
    Tomaszewicz, P.
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/227240.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FPGA
    SoPC
    soft-processor
    Nios II
    custom instruction
    custom component
    hashing function
    Opis:
    The aim of this work was to design a System on Programmable Chip (SoPC), that implements the Whirlpool Hash Function (WHF) algorithm. An assumption of the project was to use an embedded soft-processor NIOS II controlling the whole system, which functionality was extended by a custom logic in order to improve the used algorithm efficiency. This paper presents the Whirlpool Hash Function realized in several SoPC configurations, which differ in implementation complexity and performance.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 1; 21-26
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reconfigurable General-purpose Processor Idea Overview
    Autorzy:
    Zarzycki, I
    Powiązania:
    https://bibliotekanauki.pl/articles/397875.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    procesor rekonfigurowalny
    FPGA
    bezpośrednio programowalna macierz bramek
    rekonfiguracja dynamiczna
    processor
    dynamic reconfiguration
    reconfigurable computing paradigm
    Opis:
    This paper presents the idea of the reconfigurable general-purpose processor implemented as dynamically reconfigurable FPGA (called “reconfigurable processor” in the rest of this document). Proposed solution is compared with currently available general-purpose processors performing instructions sequentially (called “sequential processors” in the rest of this paper). This document presents the idea of such reconfigurable processor and its operation without going into implementation details and technological limitations. The main novelty of reconfigurable processor lays in lack of typical for other processors sequential execution of instructions. All operations (if only possible) are executed in parallel, in hardware also at subistruction level. Solution proposed in this paper should give speed up and lower power consumption in comparison with other processors currently available. Additionally proposed architecture does not requires neither any modifications in source codes of already existing, portable programs nor any changes in development process. All of the changes can be performed by compiler at the stage of compilation.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 1; 37-42
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine
    Autorzy:
    Mahendra, H. N.
    Mallikarjunaswamy, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/2134051.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    support vector machine
    SVM
    central processing unit
    CPU
    digital signal processor
    DSP
    field programmable gate array
    FPGA
    high level synthesis
    HLS
    hardware description language
    HDL
    Opis:
    This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 3; 609--617
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-9 z 9

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies