Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Verilog" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-6 z 6
    Tytuł:
    System w układzie programowalnym z mikrokontrolerem Propeller
    System with a Programmable Microcontroller Propeller
    Autorzy:
    Kardasz, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/275244.pdf
    Data publikacji:
    2015
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    FPGA
    mikrokontroler
    SoPC
    HDL
    Verilog
    microcontroller
    Opis:
    Artykuł przedstawia system w układzie programowalnym FPGA z mikrokontrolerem P8X32A Propeller. Kod tego mikrokontrolera został opublikowany w sierpniu 2014 r. na otwartej licencji GPL w wersji 3. System, zawierający sterowniki grafiki i dźwięku, a także klawiatury, myszy komputerowej i pamięci masowej, przeznaczony jest do zastosowań związanych z przetwarzaniem sygnałów dźwiękowych. Przedstawiona została struktura zaprojektowanego systemu oraz możliwości jego zastosowań.
    The paper presents the system on FPGA programmable chip using the Propeller P8X32A microcontroller. The microcontroller code was published in the August 2014 on the GPL v. 3 open source license. The system contains graphics and sound drivers, as well as the keyboard, mouse, and storage drivers. It is designed for applications involving the processing of audio signals. The paper presents the structure of the designed system and its possible applications.
    Źródło:
    Pomiary Automatyka Robotyka; 2015, 19, 2; 65-70
    1427-9126
    Pojawia się w:
    Pomiary Automatyka Robotyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML
    Behavioural synthesis of reconfigurable controllers based on UML state machine model
    Autorzy:
    Bazydło, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/154177.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    UML
    rekonfigurowalny sterownik
    Verilog
    FPGA
    reconfigurable controller
    Opis:
    W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.
    The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 508-510
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Obsługa wyjątków w maszynie stanowej UML realizowanej w mikrosystemach cyfrowych
    Exception handling in a state machine realised as digital microsystems
    Autorzy:
    Bazydło, G.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154670.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    UML
    sterownik
    mikrosystem cyfrowy
    Verilog
    FPGA
    reconfigurable controller
    Opis:
    W referacie przedstawiono i przedyskutowano zagadnienia związane z modelowaniem obsługi wyjątków opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Specyfikacją końcową jest modularny opis w języku opisu sprzętu Verilog. Zwrócono uwagę na poprawne stosowanie przejść bezwarunkowych oraz wprowadzanie stanów końcowych, pseudostanów historii oraz niejawnych zdarzeń typu completion event. Metoda została poparta stosownymi przykładami.
    The paper presents the design methodology and related framework for deriving Verilog descriptions from UML state machine diagrams in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced, which illustrates a case of system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of UML 2.2 state machine diagrams ensures, under the proposed structural design rules, that Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of UML state machine is directly mapped into structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of behavioral model.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 728-731
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Basic 3D graphics processor implemented on small FPGA
    Autorzy:
    Panek, K.
    Flak, B.
    Koryciak, S.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/114415.pdf
    Data publikacji:
    2018
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    Verilog
    3D graphic
    HDMI
    Bresenham’s line
    algorithm
    perspective projection
    Opis:
    FPGAs have big computing possibilities and therefore are very popular as dedicated hardware accelerators. A few years ago, FPGAs were expensive and the cheapest ones had very limited capabilities, because of small amount of logic elements and slow internal clocks. Nowadays, cheap development boards are available at a price below 50€ with abilities to transmit even HDMI signals. This paper covers implementation of the soft processor with a 3D graphics coprocessor on the cheapest available FPGA board with HDMI connector, containing only 8k Logic Elements.
    Źródło:
    Measurement Automation Monitoring; 2018, 64, 1; 8-10
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Soft X-ray Diagnostic System Upgrades and Data Quality Monitoring Features for Tokamak Usage
    Autorzy:
    Wojenski, Andrzej
    Linczuk, Paweł
    Piotr, Kolasinski
    Chernyshova, Maryna
    Mazon, Didier
    Kasprowicz, Grzegorz
    Pozniak, Krzysztof T.
    Gaska, Michał
    Czarski, Tomasz
    Krawczyk, Rafał
    Powiązania:
    https://bibliotekanauki.pl/articles/1844595.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    data quality monitoring
    FPGA
    Verilog/VHDL
    HDL
    GEM detector
    SXR plasma diagnostics
    modular measurement system
    data evaluation
    tokamak
    Opis:
    The validation of the measurements quality after on-site diagnostic system installation is necessary in order to provide reliable data and output results. This topic is often neglected or not discussed in detail regarding measurement systems. In the paper recently installed system for soft X-ray measurements is described in introduction. The system is based on multichannel GEM detector and the data is collected and sent in special format to PC unit for further postprocessing. The unique feature of the system is the ability to compute final data based on raw data only. The raw data is selected upon algorithms by FPGA units. The FPGAs are connected to the analog frontend of the system and able to register all of the signals and collect the useful data. The interface used for data streaming is PCIe Gen2 x4 for each FPGA, therefore high throughput of the system is ensured. The paper then discusses the properties of the installation environment of the system and basic functionality mode. New features are described, both in theoretical and practical approach. New modes correspond to the data quality monitoring features implemented for the system, that provide extra information to the postprocessing stage and final algorithms. In the article is described also additional mode to perform hardware simulation of signals in a tokamak-like environment using FPGAs. The summary describes the implemented features of the data quality monitoring features and additional modes of the system.
    Źródło:
    International Journal of Electronics and Telecommunications; 2021, 67, 1; 109-114
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Advanced Real-time Evaluation and Data Quality Monitoring Model Integration with FPGAs for Tokamak High-performance Soft X-ray Diagnostic System
    Autorzy:
    Wojenski, A.
    Poźniak, K.
    Mazon, D.
    Chernyshova, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/227260.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    data quality monitoring
    system modeling
    FPGA
    Verilog/VHDL
    HDL
    GEM detector
    SXR plasma diagnostics
    modular measurement system
    data evaluation
    Opis:
    Based on the publications regarding new or recent measurement systems for the tokamak plasma experiments, it can be found that the monitoring and quality validation of input signals for the computation stage is done in different, often simple, ways. In the paper is described the unique approach to implement the novel evaluation and data quality monitoring (EDQM) model for use in various measurement systems. The adaptation of the model is made for the GEM-based soft X-ray measurement system FPGA-based. The EDQM elements has been connected to the base firmware using PCI-E DMA real-time data streaming with minimal modification. As additional storage, on-board DDR3 memory has been used. Description of implemented elements is provided, along with designed data processing tools and advanced simulation environment based on Questa software.
    Źródło:
    International Journal of Electronics and Telecommunications; 2018, 64, 4; 473-479
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-6 z 6

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies