Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 26
Tytuł:
Hardware Accelerated Simulation of Crest Factor Reduction Block for Mobile Telecommunications
Autorzy:
Nikodem, M.
Kępa, K.
Powiązania:
https://bibliotekanauki.pl/articles/226366.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
crest factor reduction
configurable hardware
hardware acceleration
FPGA
telecommunications
Opis:
This paper reports results of the hardware accelerated simulations of the crest factor reduction (CFR) block which is a common element of the radio signal processing path in base stations for mobile telecommunications. Presented approach increases productivity of radio system architects by shortening the time of model architecture evaluation. This enables unprecedented scale of CFR parameter optimization which requires thousands of simulation runs. We use FPGA device and Xilinx System Generator for DSP technology in order to model CFR block in MATLAB/Simulink environment, implement the accelerator and use it for mixed hardware-software simulation. Reported approach reduces simulation time by 70%, provides straight forward use of fixed-point arithmetic and lowers power consumption by 73% at the cost of constant and relatively low overhead on model development.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 4; 363-368
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modelling of object oriented hardware
Modelowanie obiektowo zorientowanych systemów elektronicznych
Autorzy:
Drabik, P.
Powiązania:
https://bibliotekanauki.pl/articles/154674.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sprzęt
oprogramowanie
obiektowo zorientowane systemy elektroniczne
modelowanie
FPGA
sparametryzowany opis sprzętu
hardware
software
parameterized hardware description
object oriented hardware
modelling
Opis:
The paper introduces novel model for design and management of complex and reconfigurable hardware architectures. The paper discuses researches in the area of hardware programmable systems. Depicted model settles component oriented environment for both hardware modules and software application. Novel software framework model for the environment is described. The purpose of the paper is to present object oriented hardware systems modelling with mentioned features.
Artykuł przedstawia nową metodę projektowania i zarządzania złożonymi, adaptacyjnymi systemami elektronicznymi opartymi na układach rekonfigurowalnych. Zostały omówione główne nurty badań prowadzonych w tej tematyce. W szczególności opisano architekturę "sparametryzowanego opisu sprzętu", który stanowi punkt wyjściowy kreślonej koncepcji modelu systemu. Przedstawiono schematyczną budowę prototypu elementu sprzętu w myśl paradygmatu obiektowo zorientowanego systemu elektronicznego. Pokazano, iż model charakteryzuje zarówno element sprzętowy, jak również środowisko programowania do zarządzania takimi systemami. Środowisko programowania jest oparte na autorskim modelu Graphic-Functional-Components, który został zaproponowany i zaimplementowany przez autora jako model programowania aplikacji w pełni kompatybilnych z architekturami układów sparametryzowanych sprzętowo. Celem publikacji jest określenie modelu budowania obiektowo zorientowanego systemu elektronicznego za pomocą opisanych w niej technik.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 732-734
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a decision tree classifier for object recognition applications
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114595.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
decision tree
hardware implementation
FPGA
object recognition
Opis:
Hardware implementation of a widely used decision tree classifier is presented in this paper. The classifier task is to perform image-based object classification. The performance evaluation of the implemented architecture in terms of resource utilization and processing speed are reported. The presented architecture is compact, flexible and highly scalable and compares favorably to software-only solutions in terms of processing speed and power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 379-381
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synchronous and asynchronous structural implementation of Łukasiewicz norms in Spartan-6 FPGAs
Autorzy:
Surdej, Ł.
Gniewek, L.
Powiązania:
https://bibliotekanauki.pl/articles/114322.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
fuzzy hardware
fuzzy Łukasiewicz norms
FPGA
Opis:
Fast time to market, high performance and low cost make new FPGAs a competition for dedicated VLSI device in many area. Their array architecture with lots of programmable resources and IO pins is attractive hardware platform for implementation a complex fuzzy systems. The article discusses the realization of fuzzy Łukasiewicz operations in Xilinx Spartan6 FPGAs, which in addition to Zadeh operations, are basic elements in fuzzy systems. Safe behavioral description of these operations that define functionalities independent of the hardware platform are presented. Structural descriptions of both synchronous and asynchronous fuzzy operations are shown, to carry out their primitive level realization and the effective utilization of basic elements of the FPGA structure. As the result the area optimized implementation of Łukasiewicz operations are obtained.
Źródło:
Measurement Automation Monitoring; 2016, 62, 11; 361-366
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Fuzzy Processing Implementation in Dedicated Digital Hardware
Autorzy:
Szecówka, P. M.
Musiał, A.
Powiązania:
https://bibliotekanauki.pl/articles/226691.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
fuzzy
hardware
floating point
VHDL
FPGA
Opis:
The paper presents a concept of digital circuit dedicated for fuzzy processing with numerical inputs and outputs. Partially concurrent and pipelined data flow provides high performance, with relatively low dependence on particular algorithm complexity. Sample design with triangular fuzzy sets, rule strength calculation (minimum approach) and defuzzyfication by weighted sum of fuzzy sets centers was implemented in VHDL, verified and synthesized for FPGA. Floating point arithmetic was applied, including dvision performed by dedicated synchronous machine. All modules were prepared for easy reuse/redesign.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 405-410
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing
Autorzy:
Gielata, A.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152602.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation
Opis:
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
High-performance FPGA Architecture for Data Streams Processing on Example of IPsec Gateway
Autorzy:
Korona, M.
Skowron, K.
Trzepinski, M.
Rawski, M.
Powiązania:
https://bibliotekanauki.pl/articles/227331.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
IPsec
FPGA
hardware implementation
data stream processing
Opis:
In modern digital world, there is a strong demand for efficient data streams processing methods. One of application areas is cybersecurity - IPsec is a suite of protocols that adds security to communication at the IP level. This paper presents principles of high-performance FPGA architecture for data streams processing on example of IPsec gateway implementation. Efficiency of the proposed solution allows to use it in networks with data rates of several Gbit/s.
Źródło:
International Journal of Electronics and Telecommunications; 2018, 64, 3; 351-356
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
Autorzy:
Cariow, A.
Cariowa, G.
Witczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/114212.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dual quaternion product
fast algorithms
hardware complexity reduction
FPGA
Opis:
This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The versatile hardware accelerator framework for sparse vector calculations
Autorzy:
Karwatowski, R.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/114705.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
sparse vectors
cosine similarity
Zynq
hardware accelerator
Opis:
In this paper, we present the advantage of the ability of FPGAs to perform various computationally complex calculations using deep pipelining and parallelism. We propose an architecture that consists of many small stream processing blocks. The designed framework maintains proper data movement and synchronization. The architecture can be easily adapted to be implemented in FPGA devices of a various size and cost - from small SoC devices to high-end PCIe accelerator cards. It is capable to perform a selected operation on a sparse data that are loaded as the stream of vectors. As an example application, we have implemented the cosine similarity measure for the text similarity calculations that uses the TF-IDF weighting scheme. The presented example application calculates the similarity of texts from the set of input documents to documents from the large database. The scheme is used to find the most similar documents. The proposed design can decrease the service time of search queries in computer centers while reducing power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 327-329
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-cost hardware implementations of Salsa20 stream cipher in programmable devices
Autorzy:
Sugier, J.
Powiązania:
https://bibliotekanauki.pl/articles/2069359.pdf
Data publikacji:
2013
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
FPGA
stream cipher
hardware implementation
pipelining
iterative architecture
Opis:
Salsa20 is a 256-bit stream cipher that has been proposed to eSTREAM, ECRYPT Stream Cipher Project, and is considered to be one of the most secure and relatively fastest proposals. This paper describes hardware implementation of various architectures of this cipher in popular Field Programmable Gate Arrays (FPGA). The implemented architectures are based on the loop-unrolled data flow organization and after pipelining they can reach the throughput in the range of 20 – 30 Gbps even after fully automatic implementation in popular low-cost families of Spartan-3 and Spartan-6 from Xilinx. More resource-limited iterative architectures achieve speed of 1 – 2 Gbps. The results that are included in this work present potential of the algorithm when it is implemented in a specific FPGA environment and provide some information for evaluation of cipher effectiveness in contemporary popular programmable devices.
Źródło:
Journal of Polish Safety and Reliability Association; 2013, 4, 1; 121--128
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a Takagi-Sugeno neuro-fuzzy system optimized by a population algorithm
Autorzy:
Dziwiński, Piotr
Przybył, Andrzej
Trippner, Paweł
Paszkowski, Józef
Hayashi, Yoichi
Powiązania:
https://bibliotekanauki.pl/articles/2031120.pdf
Data publikacji:
2021
Wydawca:
Społeczna Akademia Nauk w Łodzi. Polskie Towarzystwo Sieci Neuronowych
Tematy:
hardware implementation of fuzzy systems
FPGA
population algorithm
Opis:
Over the last several decades, neuro-fuzzy systems (NFS) have been widely analyzed and described in the literature because of their many advantages. They can model the uncertainty characteristic of human reasoning and the possibility of a universal approximation. These properties allow, for example, for the implementation of nonlinear control and modeling systems of better quality than would be possible with the use of classical methods. However, according to the authors, the number of NFS applications deployed so far is not large enough. This is because the implementation of NFS on typical digital platforms, such as, for example, microcontrollers, has not led to sufficiently high performance. On the other hand, the world literature describes many cases of NFS hardware implementation in programmable gate arrays (FPGAs) offering sufficiently high performance. Unfortunately, the complexity and cost of such systems were so high that the solutions were not very successful. This paper proposes a method of the hardware implementation of MRBF-TS systems. Such systems are created by modifying a subclass of Takagi-Sugeno (TS) fuzzy-neural structures, i.e. the NFS group functionally equivalent to networks with radial basis functions (RBF). The structure of the MRBF-TS is designed to be well suited to the implementation on an FPGA. Thanks to this, it is possible to obtain both very high computing efficiency and high accuracy with relatively low consumption of hardware resources. This paper describes both, the method of implementing MRBFTS type structures on the FPGA and the method of designing such structures based on the population algorithm. The described solution allows for the implementation of control or modeling systems, the implementation of which was impossible so far due to technical or economic reasons.
Źródło:
Journal of Artificial Intelligence and Soft Computing Research; 2021, 11, 3; 243-266
2083-2567
2449-6499
Pojawia się w:
Journal of Artificial Intelligence and Soft Computing Research
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Efficiency of FPGA architectures in implementations of AES, Salsa20 and Keccak cryptographic algorithms
Autorzy:
Sugier, J.
Powiązania:
https://bibliotekanauki.pl/articles/2069086.pdf
Data publikacji:
2015
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
block cipher
hash function
hardware implementation
loop unrolling
pipelining
FPGA
Opis:
The aim of this paper is to test efficiency of automatic implementation of selected cryptographic algorithms in two families of popular-grade FPGA devices from Xilinx: Spartan-3 and Spartan-6. The set of algorithms include the Advanced Encryption Standard (AES) used worldwide as a symmetric cipher along with two hash algorithms: Salsa20 (developed with ECRYPT Stream Cipher Project) and Keccak permutation function (core of the new SHA-3 standard). The ciphers were expressed in 5 architectures: the basic iterative one (one instance of a round in hardware) and its four derivatives created by loop unrolling and pipelining. With each of the architectures implemented in both Spartan devices this gave the total of 30 test cases, which, upon automatic implementation, created a comprehensive and consistent base for comparison of the ciphers, applied architectures and FPGA devices used for implementation.
Źródło:
Journal of Polish Safety and Reliability Association; 2015, 6, 2; 117--124
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
The use of a hardware accelerator for implementation of text resemblance metrics
Autorzy:
Iwanecki, Ł.
Koryciak, S.
Dąbrowska-Boruch, A.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/157430.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
FPGA
ARM
klasyfikacja tekstu
hardware acceleration
text classification
Opis:
Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The performance comparison of the DMA subsystem of the Zynq SoC in bare metal and Linux applications
Autorzy:
Fularz, M.
Pieczyński, D.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114367.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
image processing
hardware accelerator
smart camera
operating system
Opis:
The paper presents results of comparison of the direct memory access (DMA) performance in a Zynq SoC based system working in a bare metal configuration and running the Linux operating system (OS). The overhead introduced by the driver and software components of the Linux OS is evaluated and analyzed. The evaluation is performed on a real life video processing usage scenario involving transfers of significant portions of data to- and from the memory.
Źródło:
Measurement Automation Monitoring; 2017, 63, 5; 189-191
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Universal USB 3.0 FIFO Interface For Data Acquisition
Autorzy:
Mroczek, K.
Powiązania:
https://bibliotekanauki.pl/articles/114677.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
data acquisition
USB 3.0
SuperSpeed
FPGA
hardware interface
Opis:
In this paper, an USB – DAQ interface unit that allows connecting data acquisition (DAQ) application to USB is presented. The unit contains two main components: USB to FIFO IC controller and application controller, designed as VHDL core for FPGA. DAQ logic can be connected to USB through simple I/O and streaming interfaces, thus development time of user application can be reduced. The design was tested with high-speed and SuperSpeed FTDI and Cypress USB – FIFO controllers.
Źródło:
Measurement Automation Monitoring; 2016, 62, 12; 434-438
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 26

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies