- Tytuł:
-
Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych
Hardware expenditures reduction technique for bit-serial multiplier by a set of fixed constants - Autorzy:
-
Ulacha, G.
Mąka, T. - Powiązania:
- https://bibliotekanauki.pl/articles/155568.pdf
- Data publikacji:
- 2007
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
układy mnożące przez stałą
reprezentacja CSD
przetwarzanie bitowo-szeregowe
constant multipliers
CSD representation
bit-serial processing - Opis:
-
W artykule przedstawiono ideę minimalizacji liczby opóźnień i sumatorów dwuwejściowych bazującą na bitowo-szeregowej linii opóźniającej i wykorzystującą zasadę współdzielenia sumatorów. Dla przedstawionego przykładu zaprojektowania filtru FIR db8 wykazano zasadność proponowanej metody.
Curtailment of number of delays and two-input adders idea based on bit-serial delay line and sharing adders is presented. Using FIR db8 filter as example, legitimacy of the proposed method has been proved. - Źródło:
-
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 133-135
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł