Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych

W artykule przedstawiono ideę minimalizacji liczby opóźnień i sumatorów dwuwejściowych bazującą na bitowo-szeregowej linii opóźniającej i wykorzystującą zasadę współdzielenia sumatorów. Dla przedstawionego przykładu zaprojektowania filtru FIR db8 wykazano zasadność proponowanej metody.

Curtailment of number of delays and two-input adders idea based on bit-serial delay line and sharing adders is presented. Using FIR db8 filter as example, legitimacy of the proposed method has been proved.