Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "SOC" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-11 z 11
    Tytuł:
    Moduł dydaktyczny z układem FPGA emulującym mikroprocesor
    Use of FPGA chip for emulation of a didactic module microprocessor
    Autorzy:
    Chrząszcz, J.
    Kompa, K.
    Mazur, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/154777.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPGA
    SOC
    prototypowanie
    systemy mikroprocesorowe
    dydaktyka
    SoC
    prototyping
    microprocessor systems
    training
    Opis:
    Tematem artykułu jest studium użycia układu FPGA do emulacji działania mikroprocesora w zastosowaniach dydaktycznych. Zaprezentowano proces powstawania rozwiązania od etapu analizy wymagań, przez architekturę do opisu implementacji, ze wskazaniem istotnych uwarunkowań użytkowych i technologicznych oraz kluczowych decyzji. Wynikiem przedstawionych prac jest moduł użyty po raz pierwszy w zajęciach laboratoryjnych w bieżącym semestrze.
    The paper presents a case study of using the FPGA chip for emulating a microprocessor system for didactic purposes. Inside the FPGA chip there are implemented an open source Z80 processor core together with code and data memory blocks connected to the proces-sor bus as well as UART peripheral. The emulated processor bus behaviour is compliant with the original Z80 bus. Therefore, a student is able to connect external devices to the bus (by means of the appropriate connectors, three-state buffers and address decoding circuits). The UART peripheral, which is connected to the external USB/UART converter, is used by the NoICE commercial monitoring application. By means of this application, a student is able, among others, to load own program to the Z80 system, execute the code stepwise or in the free run mode, observe and modify content of the memory connected to the Z80 processor bus. Z80 processor core is shared between the NoICE monitor program and the user's code. The presented hardware platform allows for implementation of other 8-bit microprocessors as well. This way students may learn the modern System On Chip concept (SOC). Moreover, the module can be also used to teach the issues of logic circuit implementation inside the FPGA. The result of presented work is a versatile laboratory module, used since 2010 in the microprocessor systems laboratory at the Warsaw University of Technology.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 796-798
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu detekcji twarzy w obrazach cyfrowych z układem SoC Zynq
    SoC Zynq-based implementation of a face detection algorithm in digital images
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155729.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja twarzy
    FPGA
    SoC
    face detection
    Opis:
    W artykule przedstawiono koncepcję i projekt mikrosystemu do detekcji twarzy w obrazach cyfrowych z użyciem układu programowalnego SoC z rodziny Zynq firmy Xilinx [1]. Algorytm detekcji twarzy polega na wyodrębnieniu podstawowych cech twarzy i określeniu ich położenia w obrazie. Przedstawiono wyniki implementacji programowej w środowisku MATLAB/PC oraz implementacji sprzętowej. Obie implementacje przebadano pod względem złożoności oraz szybkości działania. W realizacji sprzętowej uzyskano porównywalną szybkość detekcji/lokalizacji twarzy i ponad 10-krotnie krótszy czas wyodrębniania cech twarzy.
    In this paper there is presented the design of an integrated microsystem for face detection in digital images, based on a new SoC Zynq from Xilinx [1]. Zynq is a new class of SoCs which combines an industry-standard ARM dual-core Cortex-A9 processing system with 28 nm programmable logic. This processor-centric architecture delivers a comprehensive platform that offers ASIC levels of performance and power consumption, the ease of programmability and the flexibility of a FPGA. The proposed algorithm for face detection operates on images having the resolution of 640x480 pixels and 24-bit color coding. It uses three-stage processing: normalization, face detection/location [2] and feature extraction. We implemented the algorithm in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet [3] with Zynq XC7Z020 SoC. Both implementations were examined in terms of complexity and speed. The hardware implementation achieved a comparable speed of face detection/location but was over 10-times faster while extracting the features of faces in digital images. A significant speedup of feature extraction results from the parallelized architecture of a hardware accelerator for calculation of mouth and eyes locations. The proposed microsystem may be used in low-cost, mobile applications for detection of human faces in digital images. Since the system is equipped with the Linux kernel, it can be easily integrated with other mobile applications, including www services running on handheld terminals with the Android operating system.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 809-811
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu rozpoznawania twarzy z użyciem metody analizy głównych składowych w układzie SoC
    A SoC-based implementation of the face recognition algorithm in digital images using principal component analysis
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155840.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    rozpoznawanie twarzy
    FPGA
    SoC
    face recognition
    Opis:
    W artykule przedstawiono koncepcję oraz realizację sprzętową mikrosystemu do rozpoznawania twarzy z użyciem metody PCA (Principal Component Analysis) [1-3]. Jako platforma sprzętowa użyty został układ programowalny SoC z rodziny Zynq firmy Xilinx [4]. Realizacja PCA polega na zbudowaniu bazy danych w oparciu o obrazy źródłowe a następnie dopasowaniu poszukiwanej twarzy w bazie danych. W artykule przedstawiono implementację programową w środowisku MATLAB/PC oraz implementację w układzie SoC. Obydwie implementacje przetestowano i przebadano pod względem złożoności oraz szybkości działania. Przedstawiono również ich zalety i wady.
    This paper describes the design and implementation of the integrated microsystem for face recognition in digital images, based on a new SoC Zynq from Xilinx [4]. Zynq is a new class of SoCs which contains an industry-standard ARM dual-core Cortex-A9 processing system and 28 nm programmable logic. Face recognition is performed by the well known PCA algorithm (Principal Component Analysis) [1-2]. The proposed microsystem creates database from a number of source images and then identifies faces by PCA fitness. The algorithm was implemented in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet with Zynq XC7Z020 SoC. Both versions of implementations were tested in terms of complexity and speed. It was proved that the hardware implementation worked properly and gave exactly the same results as a software algorithm running on the PC platform. Experimental tests of the PCA-based face recognition system were performed with the use of ORL database [6]. The hardware implementation is relatively slower but fast enough for most real applications of face detection systems in mobile, handheld terminals. Since the proposed microsystem is based on the embedded dual-core ARM Cortex A9 processor and uses Linux kernel it can be easily extended and connected to other digital devices using standard communication interfaces (including wireless channels).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 423-425
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Układ SoC - FPGA do detekcji twarzy w obrazach cyfrowych
    A SoC - FPGA for face detection in digital images
    Autorzy:
    Wujek, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155042.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja twarzy
    FPGA
    SoC
    face detection
    Opis:
    W artykule przedstawiono wyniki badań dotyczących sprzętowej implementacji algorytmu detekcji twarzy w obrazach cyfrowych z wykorzystaniem układów programowalnych FPGA (Xilinx). Przeprowadzono symulację algorytmu w środowisku PC - Matlab. Przebadany wstępnie algorytm zaimplementowano w układzie FPGA Virtex-4. Wykonano badania eksperymentalne, w których porównano szybkość działania algorytmu w wersji programowej i sprzętowej oraz określono zajętość zasobów układu FPGA.
    In this paper there are presented recent results of the authors' work on implementation of face detection algorithms in digital images based on FPGA technology from Xilinx. There was considered a number of existing face detection methods, described in papers [1-3] to find out which one is the best for implementation in a single FPGA device. Then the authors proposed a modified algorithm for face detection that was tested using PC - MATLAB environment. The results of software simulations were used for appropriate adjusting of some essential parameters, according to the requirements of FPGA implementation (the basic limitation is a total number of FPGA resources). The main results of simulations are shown in Tab. 1. The final version of the algorithm was im-plemented in a Virtex-4 FPGA device and tested using a set of example digital images. An important advantage of the proposed SoC for face detection is its speed (2-4 times higher than that for software implementation, as it is shown in Tab. 2). Furthermore, this speed does not depend on the window size used in image analysis. There was also reported the final utilization of FPGA resources (Tab. 3). The experimental results obtained from laboratory tests of the proposed face detection algorithm implemented in a single FPGA device show that the hardware approach to face detection problem has important advantages: high speed, flexibility and relatively low requirements on the total number of FPGA resources.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 889-891
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mikrosystem z układem Zynq do dystrybucji strumienia danychz chaotycznych generatorów PRBG w sieci LAN
    A microsystem with Zynq device for distribution of bit-streams from chaotic PRBG generators in LAN
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/154422.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    generatory pseudolosowe
    chaos
    SoC
    FPGA
    pseudorandom generators
    Opis:
    W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
    This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 845-847
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pipelined architecture of a chaotic pseudo-random number generator in a Cyclone V SoC device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/114371.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    chaotic system
    random number generators
    FPGA
    SoC
    Opis:
    In this paper, we present a novel, optimized microarchitecture of a pseudo-random number generator (PRNG) based on the chaotic model with frequency dependent negative resistances (FDNR). The project was focused on optimization of the PRNG architecture to achieve the highest possible output throughput of the generated pseudo-random sequences. As a result we got a model of the pipelined PRNG that was implemented in Cyclone V SoC from Altera and verified experimentally. All versions of the PRNG were tested by standard statistical tests NIST SP800-22. In addition, we also provide a brief comparison with the PRNG implementation in SoC from Xilinx.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 287-289
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    System typu SoC do kryptoanalizy szyfrów opartych na krzywych eliptycznych
    System-on-Chip solution for cryptanalysis of elliptic curve based ciphers
    Autorzy:
    Orkiszewski, M.
    Wojciechowski, T.
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154686.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kryptoanaliza
    obliczenia rozproszone
    system-on-chip
    SoC
    krzywe eliptyczne
    rho Pollard
    ECC
    ECDLP
    cryptanalysis
    distributed computing
    system on chip SoC
    elliptic curves
    Opis:
    W pracy zaprezentowano system typu SoC (System-on-Chip) zrealizowany w układach FPGA wspomagający obliczenia pozwalające na złamanie szyfru opartego na krzywych eliptycznych. Do ataku kryptoanalitycznego wykorzystano algorytm rho Pollarda. System zbudowany jest ze sprzętowych jednostek obliczeniowych HardRho pracujących pod kontrolą procesora NiosII i wykorzystuje interfejs Ethernet do komunikacji zewnętrznej. Omówiona została koncepcja budowy rozproszonego systemu obliczeniowego składającego się z jednostek obliczeniowych będących systemami typu SoC.
    Public-key cryptosystems allow secure connections and data exchange through unsafe communication channel without the need of a previous secure key exchange. One of popular cryptosystems used nowadays is Elliptic Curve Cryptosystems (ECC). Cryptanalytic attack on ECC system involves solving the Elliptic Curve Discrete Logarithm Prob-lem (ECDLP). The best known algorithm used to solve ECDLP is Pollard's rho method. So far successful attacks on ECC systems have mostly been based on distributed computer networks. In this paper a hardware cryptanalytic system is presented. The system is implemented in FPGA devices and performs computations of rho Pollard's algorithm. System is based on SoC solution (System-on-Chip) and works under control of a central server in order to form a greater distributed computing system. In the first paragraph of this paper there are presented the aim of work as well as the reasons for choosing FPGA devices and SoC solution. The second paragraph gives the theoretical background [3, 4, 5], explains the basic terms and presents the rho Pollard's algorithm [6, 7]. The third paragraph describes HardRho computation unit HardRho hardware (Fig. 1) and shows differences between the current and recent unit version of unit described in [8, 9]). The fourth paragraph of the paper deals with the SoC solution composed of several HardRho units, NiosII processor and Ethernet communication interface. The system structure (Fig. 2) and internal components [11, 12] are presented. The fifth paragraph is nfocused on the results of implementation and the estimated time of cryptanalysis of an elliptic curve ECC2-89 [1] (Tab. 1). The HardRho unit and [13] are compared (Tab. 2). The obtained results suggest high efficiency of the presented SoC solution. The future investigations and possible optimisation of the system are discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 745-748
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Specjalizowane rekonfigurowalne sterowniki poziomu lokalnego w inteligentnych systemach transportowych ITS
    Specialized reconfigurable controllers of local level in ITS
    Autorzy:
    Kawalec, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/155097.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterowanie ruchem drogowym
    sterowniki obszarowe
    FPGA
    SoC
    control traffic
    controllers area
    Opis:
    W artykule przedstawiono możliwość wykorzystania specjalizowanych sterowników ruchu drogowego, zaimplementowanych w układach FPGA, nie tylko na poziomie lokalnym, lecz również w sterowaniu obszarowym, a więc w zakresie właściwych ITS. Na przykładzie rzeczywistego obszaru sterowania, obejmującego kilka skrzyżowań, zaprezentowano proces specyfikacji, syntezy i implementacji takich sterowników w technice SoC.Dla konkretnego układu FPGA przytoczono raporty z wykorzystania zasobów i uzyskanych parametrów czasowych sterownika obszarowego.
    In contrast to industrial process control systems, the achievements of contemporary electronics of the last several years, such as work-ing out hardware description language HDL, and accessibility of programmable logic devices FPGA have not been used in designing control devices of local level of ITS [4] up to the present moment. The paper presents an original methodology for design of new class local controllers of road traffic in railway traffic control implemented in programmable logic devices. The research results obtained at the Faculty of Transport (Warsaw University of Technology) of specialized prototypes of single-system reconfiguration controllers SoC show that the operating speed of such controllers exceeds the speed of currently used microprocessor controllers by hundreds of thousands times, with the improvement of reliability parameters by hundreds of times. It has been shown that the proposed class of specialized controllers can be used not only on the local level, but they can also be used for area controlling, encompassing several crossroads. The process of specification, synthesis and implementation of such a controller in SoC technology has been presented for a sample area of three neighboring crossroads (Figs.1 and 2). The example presented shows that specialized reconfigured road traffic controllers implemented in FPGA (Fig. 3)devices can be used not only on the local level, but also on area controlling level, and so in ITS.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 848-850
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    The use of hierarchical structures for design of high-speed digital comparators on FPGA/SoC
    Autorzy:
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/114377.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    comparator
    high-speed
    hierarchical structures
    system on chip
    field programmable logic array
    FPGA
    SoC
    Opis:
    This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 6; 196-198
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Skuteczny generator testów dla przesłuchów w połączeniach
    Effective BIST for Crosstalk Faults in Inter-connects
    Autorzy:
    Rudnicki, T.
    Garbolino, T.
    Gucwa, K.
    Hławiczka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/154381.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    rejestr liniowy
    generator testów
    przesłuchy
    samotestowanie
    system jednoukładowy
    sieć połączeń
    test pattern generator
    crosstalks
    BIST
    LFSR
    SoC
    interconnect net
    Opis:
    W pracy zasygnalizowano konieczność testowania przesłuchów metodą test-per-clock przy pełnej szybkości zegara w sieciach długich połączeń między modułami w jednoukładowych systemach typu SoC. Do generacji testów zaproponowano rejestr LFSR (ang. Linear Feedback Shift Register) z wielomianem pierwotnym oraz z podwojoną liczbą przerzutników, w którym tylko co drugi przerzutnik jest podłączony do testowanej sieci połączeń. Przeprowadzono eksperymenty symulacyjne sprawdzające skuteczność ich wykorzystania do testowania przesłuchów objawiających się albo chwilowym zakłóceniem (szpilką) albo opóźnieniem zbocza.
    The paper is devoted to a test-per-clock method of an at-speed testing of crosstalk faults in long interconnects between cores in a System-on-a-Chip. A LFSR composed of 2n flip-flops and implementing primitive polynomial was used as a Test Pattern Generator (TPG) for an interconnect network comprised of n nets. In our approach every second output of the LFSR is connected to the Interconnect Network Under Test. Simulation-based experiments were carried out to verify effectiveness of vector sequences produced by the proposed TPG in detection of crosstalk faults provoked at victim net by simultaneous occurrence of rising (falling) edges 01(10) at k aggressor lines. Crosstalk faults causing occurrence of a positive (negative) glitch at a victim line having constant value 00(11) as well as ones that lead to delaying an edge with an opposite direction 10(01) at a victim line were taken into consideration. The experimental results show that for n ? {8,12,16,20,24,28,32} and k << n all above-mentioned crosstalk faults can be detected by a test sequence having an acceptable length.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 432-434
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
    Rational fraction arithmetic unit IP-core generator
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156200.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy czasu rzeczywistego SoC
    arytmetyka ułamkowa RFA
    język opisu sprzętu
    VHDL
    generator IP Core
    układy reprogramowalne FPGA
    bloki DSP
    system on chip
    rational fraction arithmetic
    FPGA
    DSP
    Opis:
    W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
    In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-11 z 11

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies