Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 48
Tytuł:
Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm
Autorzy:
Budyn, D.
Powiązania:
https://bibliotekanauki.pl/articles/155018.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance
Opis:
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modelling of object oriented hardware
Modelowanie obiektowo zorientowanych systemów elektronicznych
Autorzy:
Drabik, P.
Powiązania:
https://bibliotekanauki.pl/articles/154674.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sprzęt
oprogramowanie
obiektowo zorientowane systemy elektroniczne
modelowanie
FPGA
sparametryzowany opis sprzętu
hardware
software
parameterized hardware description
object oriented hardware
modelling
Opis:
The paper introduces novel model for design and management of complex and reconfigurable hardware architectures. The paper discuses researches in the area of hardware programmable systems. Depicted model settles component oriented environment for both hardware modules and software application. Novel software framework model for the environment is described. The purpose of the paper is to present object oriented hardware systems modelling with mentioned features.
Artykuł przedstawia nową metodę projektowania i zarządzania złożonymi, adaptacyjnymi systemami elektronicznymi opartymi na układach rekonfigurowalnych. Zostały omówione główne nurty badań prowadzonych w tej tematyce. W szczególności opisano architekturę "sparametryzowanego opisu sprzętu", który stanowi punkt wyjściowy kreślonej koncepcji modelu systemu. Przedstawiono schematyczną budowę prototypu elementu sprzętu w myśl paradygmatu obiektowo zorientowanego systemu elektronicznego. Pokazano, iż model charakteryzuje zarówno element sprzętowy, jak również środowisko programowania do zarządzania takimi systemami. Środowisko programowania jest oparte na autorskim modelu Graphic-Functional-Components, który został zaproponowany i zaimplementowany przez autora jako model programowania aplikacji w pełni kompatybilnych z architekturami układów sparametryzowanych sprzętowo. Celem publikacji jest określenie modelu budowania obiektowo zorientowanego systemu elektronicznego za pomocą opisanych w niej technik.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 732-734
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a decision tree classifier for object recognition applications
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114595.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
decision tree
hardware implementation
FPGA
object recognition
Opis:
Hardware implementation of a widely used decision tree classifier is presented in this paper. The classifier task is to perform image-based object classification. The performance evaluation of the implemented architecture in terms of resource utilization and processing speed are reported. The presented architecture is compact, flexible and highly scalable and compares favorably to software-only solutions in terms of processing speed and power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 379-381
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synchronous and asynchronous structural implementation of Łukasiewicz norms in Spartan-6 FPGAs
Autorzy:
Surdej, Ł.
Gniewek, L.
Powiązania:
https://bibliotekanauki.pl/articles/114322.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
fuzzy hardware
fuzzy Łukasiewicz norms
FPGA
Opis:
Fast time to market, high performance and low cost make new FPGAs a competition for dedicated VLSI device in many area. Their array architecture with lots of programmable resources and IO pins is attractive hardware platform for implementation a complex fuzzy systems. The article discusses the realization of fuzzy Łukasiewicz operations in Xilinx Spartan6 FPGAs, which in addition to Zadeh operations, are basic elements in fuzzy systems. Safe behavioral description of these operations that define functionalities independent of the hardware platform are presented. Structural descriptions of both synchronous and asynchronous fuzzy operations are shown, to carry out their primitive level realization and the effective utilization of basic elements of the FPGA structure. As the result the area optimized implementation of Łukasiewicz operations are obtained.
Źródło:
Measurement Automation Monitoring; 2016, 62, 11; 361-366
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego
Hardware/software Co-Synthesis of Distributed Embedded Systems Using Genetic Programming
Autorzy:
Deniziak, S.
Górski, A.
Powiązania:
https://bibliotekanauki.pl/articles/156174.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowanie genetyczne
kosynteza
genetic programming
hardware-software codesign
Opis:
W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 472-474
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing
Autorzy:
Gielata, A.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152602.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation
Opis:
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
Autorzy:
Cariow, A.
Cariowa, G.
Witczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/114212.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dual quaternion product
fast algorithms
hardware complexity reduction
FPGA
Opis:
This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Hardware-Efficient Structure of Complex Numbers Divider
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114589.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex-number divider
hardware complexity reduction
VLSI implementation
Opis:
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The versatile hardware accelerator framework for sparse vector calculations
Autorzy:
Karwatowski, R.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/114705.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
sparse vectors
cosine similarity
Zynq
hardware accelerator
Opis:
In this paper, we present the advantage of the ability of FPGAs to perform various computationally complex calculations using deep pipelining and parallelism. We propose an architecture that consists of many small stream processing blocks. The designed framework maintains proper data movement and synchronization. The architecture can be easily adapted to be implemented in FPGA devices of a various size and cost - from small SoC devices to high-end PCIe accelerator cards. It is capable to perform a selected operation on a sparse data that are loaded as the stream of vectors. As an example application, we have implemented the cosine similarity measure for the text similarity calculations that uses the TF-IDF weighting scheme. The presented example application calculates the similarity of texts from the set of input documents to documents from the large database. The scheme is used to find the most similar documents. The proposed design can decrease the service time of search queries in computer centers while reducing power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 327-329
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Simple distributed system hardware platform for basic research
Autorzy:
Krzywicki, K.
Andrzejewski, G.
Powiązania:
https://bibliotekanauki.pl/articles/114714.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
distributed systems
embedded systems
simple hardware platform
microcontrollers
Opis:
This paper presents the simple distributed system hardware platform for basic research. It allows to study the different variants and aspects of the data exchange or synchronization methods in distributed systems. Moreover, the platform has the ability to implement distributed embedded systems. The modularity of a system allows for fast reconfiguration of the platform, such as the exchange of end modules. Therefore, it is possible to make quick changes and verify the system operation.
Źródło:
Measurement Automation Monitoring; 2015, 61, 2; 47-50
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Some Schemes for Implementation of Arithmetic Operations with Complex Numbers Using Squaring Units
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114347.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex number arithmetic
squaring unit
implementation complexity reduction
hardware implementation
Opis:
In this paper, new schemes for a squarer, multiplier and divider of complex numbers are proposed. Traditional structural solutions for each of these operations require the presence of some number of general-purpose binary multipliers. The advantage of our solutions is a removing of multiplications through replacing them by less costly squarers. We use Logan's trick and quarter square technique, which propose to replace the calculation of the product of two real numbers by summing the squares. Replacing usual multipliers with digital squares implies the reducing power consumption as well as decreases the complexity of the hardware circuit. The squarer requiring less area and power as compared to general-purpose multiplier, it is interesting to assess the use of squarers to implementation of complex arithmetic.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 209-211
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
The use of a hardware accelerator for implementation of text resemblance metrics
Autorzy:
Iwanecki, Ł.
Koryciak, S.
Dąbrowska-Boruch, A.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/157430.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
FPGA
ARM
klasyfikacja tekstu
hardware acceleration
text classification
Opis:
Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System kontrolno-pomiarowo-symulacyjny czasu rzeczywistego do badań metod aktywnej redukcji drgań
Real time control, measurement and simulation system for active vibration control studies
Autorzy:
Galewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/972157.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowanie LabView
systemy czasu rzeczywistego
symulacje Hardware-in-the-Loop
redukcja drgań
LabView programming
real time system
Hardware-in-the-Loop simulations
vibration reduction
Opis:
W artykule przedstawiono koncepcję, a następnie wybrane, kluczowe szczegóły budowy systemu kontrolno-pomiarowo-symulacyjnego czasu rzeczywistego. System ten znajduje zastosowanie w badaniach metod aktywnej redukcji drgań. Zamieszczono przykłady rezultatów badań obrazujące możliwości zastosowania systemu. Dzięki systemowi uzyskano również możliwość szybszego prototypowania algorytmów sterowania oraz obniżono koszty badań.
One of the important problems that may be encountered during milling operations are tool-workpiece relative vibrations [1]. There are many methods of their reduction, particularly including active ones [1-10]. In the paper, an idea of a real time control, measurement and simulation system utilised for studies on active vibration control is presented and its selected key elements are described. The system is based on the PXI platform and is programmed in LabView RT environment (Figs. 1, 2).The organisation of the main control loops in control programs is described in detail (Fig. 3). In order to generate a force acting on the plate, one or two pizeoactutators are used (Fig. 4). They allow not only actively reducing but also exciting vibrations, which are used in Hardware-in-the-Loop (HIL) simulations. In this approach some parts of the controlled system (i.e. cutting process) are simulated, while the others are real (i.e. machined plate). This reduces the time of control law prototyping and testing significantly. It also reduces research costs as there is less need for performing experiments on a real milling centre. The presented system allows measuring vibrations, calculating a control signal for actuators and performing HIL simulations with the same hardware and software. The presented examples of the results obtained thanks to the system (Figs. 5-7) show its versatility and effectiveness. This confirms that the initial idea and chosen programming solutions are correct.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 10, 10; 840-843
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The performance comparison of the DMA subsystem of the Zynq SoC in bare metal and Linux applications
Autorzy:
Fularz, M.
Pieczyński, D.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114367.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
image processing
hardware accelerator
smart camera
operating system
Opis:
The paper presents results of comparison of the direct memory access (DMA) performance in a Zynq SoC based system working in a bare metal configuration and running the Linux operating system (OS). The overhead introduced by the driver and software components of the Linux OS is evaluated and analyzed. The evaluation is performed on a real life video processing usage scenario involving transfers of significant portions of data to- and from the memory.
Źródło:
Measurement Automation Monitoring; 2017, 63, 5; 189-191
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Universal USB 3.0 FIFO Interface For Data Acquisition
Autorzy:
Mroczek, K.
Powiązania:
https://bibliotekanauki.pl/articles/114677.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
data acquisition
USB 3.0
SuperSpeed
FPGA
hardware interface
Opis:
In this paper, an USB – DAQ interface unit that allows connecting data acquisition (DAQ) application to USB is presented. The unit contains two main components: USB to FIFO IC controller and application controller, designed as VHDL core for FPGA. DAQ logic can be connected to USB through simple I/O and streaming interfaces, thus development time of user application can be reduced. The design was tested with high-speed and SuperSpeed FTDI and Cypress USB – FIFO controllers.
Źródło:
Measurement Automation Monitoring; 2016, 62, 12; 434-438
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 48

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies