Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "logic function" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Projektowanie procesora sekwencyjnego i symulacja w środowisku MATLAB/simulink
    Sequential processor design and simulation in MATLAB/Simulink environment
    Autorzy:
    Szostek, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/157661.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    procesor sekwencyjny
    automat sekwencyjny
    funkcje logiczne
    Matlab Simulink
    sequential processor
    finite state machine
    logic function
    MATLAB Simulink
    Opis:
    W artykule omówiono projekt procesora dedykowanego do realizacji tabeli przejść i wyjść dowolnego automatu sekwencyjnego. Celem budowy było skonstruowanie procesora o jak najprostszej budowie reprezentującego podstawowe cechy procesora oraz zaprojektowanie takiego procesora i uruchomienie w środowisku Matlab/simulink. Założono, że projektowany procesor powinien realizować dowolny automat Moore'a, lub Mealy'ego. Proces projektowania został podzielony na części. Osobno zostały zaprojektowane poszczególne części składowe realizujące przypisane zadania. Wyróżniono następujące części składowe: licznik pamięci, akumulator, moduły wejścia wyjścia, moduł funkcji logicznej NXOR, moduł ustawiania jedynek do akumulatora oraz układ sterujący CU. Poszczególne części procesora są to logiczne układy sekwencyjne i kombinacyjne. Do budowy automatów kombinacyjnych zostały wykorzystane bloki Combinational logic programu Matlab/simulink. W artykule został przedstawiony schemat blokowy przedstawiający wszystkie składowe procesora oraz układ sterujący CU (Control unit), który jest najbardziej złożoną częścią składową procesora.
    This paper discusses the design of a processor dedicated to the implementation of the state table and output table of finite-state machines. The aim was to construct a CPU of simplest construction that represents the basic processor features and run it in the Matlab/simulink environment. It was assumed that the processor should be designed to implement any Moore or Mealy machines. The design process is divided into parts. Components performing assigned tasks were individually designed. They are: memory counter, accumulator, input-output blocs, logical NXOR function module, module setting the ones for the accumulator and control unit CU. The different parts of the processor are combination and sequential logic machines. Combinational logic blocks of Matlab/Simulink were used for the construction of the combinatorial machines. In the paper a block diagram showing all components of the processor and the control unit CU is shown. The control unit is the most complex part of the processor.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 10, 10; 1061-1063
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Translacja grafu SFC do programu IL
    A translation from the SFC graph to the IL program
    Autorzy:
    Jaszczak, S.
    Wierzbicki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154015.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    PLC
    Programmable Logic Controller
    IL
    Instruction List
    SFC
    Sequential Function Chart
    programmable logic controller
    sequential function chart
    Opis:
    Artykuł poświęcono implementacji metody automatyzacji przekładu algorytmu sterowania sekwencyjnego, dedykowanego sterownikom PLC, zapisanego w postaci grafu SFC w język tekstowy IL i implementacji zaprezentowanej metody w oparciu o środowisko Java. Zastosowanie języka SFC, opierającego się na grafie etapów i przejść ułatwia zadanie programowania procesów sekwencyjnych i modyfikacje kodu sterującego w trakcie rozbudowy systemu, biorąc również pod uwagę tworzenie podprogramów, gwarantujących rekonfigurowalność PLC przy zmieniających się warunkach sterowania. W artykule przedstawiono oryginalne podejście do zagadnienia, polegające na zapisaniu procesu sekwencyjnego w postaci grafu SFC a następnie transformację do postaci IL. Proces tworzenia programu sterującego omówiono na przykładzie procesu cięcia rur.
    Authors of this article described an implementation of an automatisation method of the translation a control sequential algorithm, dedicated to programmable controllers (PLC) from the SFC graph to the IL program. An algorithm written in the SFC graph was translated in the IL program, by using an original software created in the Java environment. Using a SFC language based on the graph of stages and transitions simplify a task related to the creation of sequential programs. It could be helpful during any modification and development in future, even years ago after an implementation the controlled system. In the first part were given some arguments confirmed a need of the translation from SFC graph to the IL program, e.g. Proficy Machine Edition, using for programming GeFanuc's PLCs, which have'nt SFC language as a standard tool. In the second part of the article were described all stages of the translation procedure, which are: preparation part, control part, initialization part and final part. In the third part of the article was given an example of the realistic sequential control system, related to the cutting pipes process.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 663-665
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Porównanie efektywności heurystycznych miar złożoności odwracalnych funkcji boolowskich
    Comparison of Heuristic Complexity Measure Quality for Reversible Boolean Functions
    Autorzy:
    Szyprowski, M.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/151806.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odwracalne układy logiczne
    miary złożoności funkcji odwracalnych
    reversible logic circuits
    reversible function complexity measure
    Opis:
    Funkcja boolowska jest nazywana odwracalną, gdy jest wzajemnie jednoznaczna. W literaturze zaproponowano kilka heurystyk służących do syntezy odwracalnych układów logicznych, jednak do tej pory nie znaleziono rozwiązania, które dawałoby zadowalające wyniki. Przy pracach nad ulepszaniem tych algorytmów potrzebne jest dobre kryterium oceny jakości poszczególnych heurystyk. W pracy pokazano jak wykorzystać bazę optymalnych układów odwracalnych do oceny działania heurystyk oraz przedstawiono wyniki obliczeń pozwalających na porównanie ich efektywności.
    A Boolean logic function is reversible if it is a bijective mapping. Synthesis of such functions is motivated by advances in quantum computing, nanotechnologies and low power design. Several heuristic synthesis algorithms has been proposed, but so far none of them produces circuits of good quality in acceptable time. All of them are based on exploration of the search tree guided by a complexity measure function. Search for better algorithms is important and for this aim a good evaluation criterion of a heuristic complexity measure quality is needed. In this article the comparison of reversible function complexity measures known from the literature is made. Their accuracy is checked on the library of the optimal circuits of 3 inputs/outputs. The results are presented in Table 1. The numeric factor Q is introduced on the basis of calculating the probability of taking a wrong way in the search tree by a synthesis algorithm for every reversible function. This factor was calculated for five heuristic complexity measures and shown in Table 2. According to it the Reed-Muller spectrum based complexity measure gives best synthesis results, however there is still a lot of space for improvements.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 581-583
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Bezpieczna platforma sprzętowa dla aplikacji opisanych w języku FBD
    Safety execution framework for FB applications
    Autorzy:
    Śnieżek, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156270.pdf
    Data publikacji:
    2005
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterowanie bezpieczne
    sterownik logiczny
    PLC
    język bloków funkcyjnych
    formalna weryfikacja
    safety related control
    Safety Integrity Level 3
    Function Block Diagrams
    software verification
    programmable logic controller
    Opis:
    W pracy przedstawiono programowalny sterownik logiczny, zachowujący się w sposób bezpieczny. Zachowanie to obejmuje normalną pracę, podczas której wymaga się poprawnego sterowania, jak również stan awarii, w którym wyjścia muszą być automatycznie wyzerowane. Algorytm sterowania jest opisany metodą bloków funkcyjnych FBD i SFC zgodną z normą IEC-61131. Zastosowana architektura sprzętowa sprzyja podzieleniu oprogramowania na dwie części. Pierwsza część - stała, niezależna od aplikacji - obejmuje bibliotekę bloków funkcyjnych. część druga - zmienna, bezpośrednio zależna od aplikacji - zawiera strukturę połączeń bloków. Obydwie części są wykonywane przez osobne procesory. Do badania poprawności stałej części programu zaproponowano formalną metodę wykorzystującą logikę wyższego rzędu HOL. Część zamienną bada się stosując metodę zróżnicowanej retranslacji.
    To architecturally support the programming of safety related control applications in the graphical language Function Block Diagram and the verification of such software meeting the requirements of safety Integrity level 3, a dedicated, low complexity execution platform is presented. Its hardware is fault detecting to immediately initiate emegrency shut-downs in case of malfunctions. By design, there is no semantic gap between the programming and machine execution levels, enabling the safety licensing of application software by extremely simple, but rigorous methods, viz., diverse back translation and inspection. Operating in strictly periodic fashion, the platform exhibits fully predictable real time behaviour.
    Źródło:
    Pomiary Automatyka Kontrola; 2005, R. 51, nr 1, 1; 31-33
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Specyfikacja sterowników cyfrowych zorientowana na niezawodność
    Quality oriented specification of logic controllers
    Autorzy:
    Doligalski, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154557.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy wbudowane
    Rekonfigurowalne Sterowniki Logiczne
    Diagramy Maszyny Stanów UML
    sieci Petriego
    diagramy SFC
    embedded systems
    reconfigurable logic controller
    UML state machine diagram
    Petri net
    sequential function chart
    quality-driven design
    formal verification
    Opis:
    W artykule przedstawiono wdrażaną metodę projektowania rekonfigurowalnych sterowników logicznych, ukierunkowaną na jakość behawioralnej specyfikacji, a tym samym niezawodność pracy. Zamierzone funkcjonowanie sterownika jest opisane z wykorzystaniem równocześnie dwóch dualnych języków graficznych: diagramu maszyny stanów UML oraz komplementarnej sieci Petriego. Synergia spowodowana dwoma wzajemnie się uzupełniającymi podejściami do behawioralnego opisu tego samego sterownika daje szansę na otrzymanie uwiarygodnionej specyfikacji już we wstępnej fazie projektowania.
    In the paper quality oriented approach to the design of digital embedded reconfigurable controllers is presented. The behaviour of a logic controller is described by means of dual related graphical languages: UML State machine diagram and Petri Net graph. The first one is well accepted among designers from the electronic industry, the second one among control engineers taking the advantage from similarities between Petri nets and Sequential Function Charts (SFC). The synergy of the view from two sides into the same project gives a chance to obtain validated specification at the design process beginning. It is shown in the second paragraph. Comparison of elementary models (Tab. 1) and design process with use of the dual specification (Fig. 1) are also presented. The third paragraph deals with mutual conversion of the elementary elements (Tab. 2) and shows their subsets in the form of class diagrams (Figs. 2 and 3). An example of the logic controller dual specification (Figs. 4 and 5) is given in the fourth paragraph. The practical use of dual specification is contingent upon implementation of tools for performing the conversion process in an automatic way.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 671-674
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies