Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 35
Tytuł:
Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm
Autorzy:
Budyn, D.
Powiązania:
https://bibliotekanauki.pl/articles/155018.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance
Opis:
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modelling of object oriented hardware
Modelowanie obiektowo zorientowanych systemów elektronicznych
Autorzy:
Drabik, P.
Powiązania:
https://bibliotekanauki.pl/articles/154674.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sprzęt
oprogramowanie
obiektowo zorientowane systemy elektroniczne
modelowanie
FPGA
sparametryzowany opis sprzętu
hardware
software
parameterized hardware description
object oriented hardware
modelling
Opis:
The paper introduces novel model for design and management of complex and reconfigurable hardware architectures. The paper discuses researches in the area of hardware programmable systems. Depicted model settles component oriented environment for both hardware modules and software application. Novel software framework model for the environment is described. The purpose of the paper is to present object oriented hardware systems modelling with mentioned features.
Artykuł przedstawia nową metodę projektowania i zarządzania złożonymi, adaptacyjnymi systemami elektronicznymi opartymi na układach rekonfigurowalnych. Zostały omówione główne nurty badań prowadzonych w tej tematyce. W szczególności opisano architekturę "sparametryzowanego opisu sprzętu", który stanowi punkt wyjściowy kreślonej koncepcji modelu systemu. Przedstawiono schematyczną budowę prototypu elementu sprzętu w myśl paradygmatu obiektowo zorientowanego systemu elektronicznego. Pokazano, iż model charakteryzuje zarówno element sprzętowy, jak również środowisko programowania do zarządzania takimi systemami. Środowisko programowania jest oparte na autorskim modelu Graphic-Functional-Components, który został zaproponowany i zaimplementowany przez autora jako model programowania aplikacji w pełni kompatybilnych z architekturami układów sparametryzowanych sprzętowo. Celem publikacji jest określenie modelu budowania obiektowo zorientowanego systemu elektronicznego za pomocą opisanych w niej technik.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 732-734
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego
Hardware/software Co-Synthesis of Distributed Embedded Systems Using Genetic Programming
Autorzy:
Deniziak, S.
Górski, A.
Powiązania:
https://bibliotekanauki.pl/articles/156174.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowanie genetyczne
kosynteza
genetic programming
hardware-software codesign
Opis:
W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 472-474
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing
Autorzy:
Gielata, A.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152602.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation
Opis:
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
The use of a hardware accelerator for implementation of text resemblance metrics
Autorzy:
Iwanecki, Ł.
Koryciak, S.
Dąbrowska-Boruch, A.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/157430.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
FPGA
ARM
klasyfikacja tekstu
hardware acceleration
text classification
Opis:
Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System kontrolno-pomiarowo-symulacyjny czasu rzeczywistego do badań metod aktywnej redukcji drgań
Real time control, measurement and simulation system for active vibration control studies
Autorzy:
Galewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/972157.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowanie LabView
systemy czasu rzeczywistego
symulacje Hardware-in-the-Loop
redukcja drgań
LabView programming
real time system
Hardware-in-the-Loop simulations
vibration reduction
Opis:
W artykule przedstawiono koncepcję, a następnie wybrane, kluczowe szczegóły budowy systemu kontrolno-pomiarowo-symulacyjnego czasu rzeczywistego. System ten znajduje zastosowanie w badaniach metod aktywnej redukcji drgań. Zamieszczono przykłady rezultatów badań obrazujące możliwości zastosowania systemu. Dzięki systemowi uzyskano również możliwość szybszego prototypowania algorytmów sterowania oraz obniżono koszty badań.
One of the important problems that may be encountered during milling operations are tool-workpiece relative vibrations [1]. There are many methods of their reduction, particularly including active ones [1-10]. In the paper, an idea of a real time control, measurement and simulation system utilised for studies on active vibration control is presented and its selected key elements are described. The system is based on the PXI platform and is programmed in LabView RT environment (Figs. 1, 2).The organisation of the main control loops in control programs is described in detail (Fig. 3). In order to generate a force acting on the plate, one or two pizeoactutators are used (Fig. 4). They allow not only actively reducing but also exciting vibrations, which are used in Hardware-in-the-Loop (HIL) simulations. In this approach some parts of the controlled system (i.e. cutting process) are simulated, while the others are real (i.e. machined plate). This reduces the time of control law prototyping and testing significantly. It also reduces research costs as there is less need for performing experiments on a real milling centre. The presented system allows measuring vibrations, calculating a control signal for actuators and performing HIL simulations with the same hardware and software. The presented examples of the results obtained thanks to the system (Figs. 5-7) show its versatility and effectiveness. This confirms that the initial idea and chosen programming solutions are correct.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 10, 10; 840-843
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
New hardware solutions for structural health monitoring
Nowe rozwiązania inteligentnych czujników pomiarowych dla diagnostyki układów mechanicznych
Autorzy:
Uhl, T.
Bojko, T.
Powiązania:
https://bibliotekanauki.pl/articles/157160.pdf
Data publikacji:
2004
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
inteligentne czujniki pomiarowe
diagnostyka układów mechanicznych
structural health monitoring
new hardware solutions
Opis:
Nowadays, research concerning applications of structural health monitoring has aroused a great interest. SHM methods are applied to condition monitoring of machines and structures, structural integrity assessment, damage detection and structural failure prevention. Measurement data acquired by the use of different sensors and data acquisition systems is essential for SHM. The most popular SHM algorithms require vibration measurements, which arise difficulties resulting from the analysis of signals from many sensors. In the paper, newly developed hardware solutions for the SHM application are presented. In accordance with the defined requirements, the design of CAN based accelerometer module is shown.
Współczesnie dużego znaczenia nabierają prace związane z praktyczną realizacją systemów do monitorowania stanu konstrukcji. Metody aktywnego monitorowania znajdują zastosowanie do badania maszyn i struktur mechanicznych, badań strukturalnych, detekcji zniszczenia, zapobiegania stanom awaryjnym. W systemach monitorujących najczęściej analizowane są drgania konstrukcji. Uzyskanie prawidłowych wyników zależy od sposobu akwizycji danych pomiarowych, co w przypadku analizy sygnałów z wielu czujników nie jest zadaniem prostym. W artykule opisano konstrukcję inteligentnego modułu akcelerometru zbudowanego z zastosowaniem układów MEMS i wyposażonego w interfejs magistrali CAN.
Źródło:
Pomiary Automatyka Kontrola; 2004, R. 50, nr 5, 5; 9-12
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza strukturalna algorytmu sterującego w sterownikach logicznych klasy micro
Structural synthesis of the control algorithm in a micro programmable controller
Autorzy:
Jaszczak, S.
Małecki, K.
Powiązania:
https://bibliotekanauki.pl/articles/158520.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
synteza sprzętowo-programowa
PLC
programowanie strukturalne
hardware and software synthesis
structured programming
Opis:
Sterowniki klasy micro mogą być z powodzeniem wykorzystywane do automatyzacji nieskomplikowanych instalacji przemysłowych, zawierających do kilkudziesięciu zmiennych procesowych o charakterze dwustanowym i/lub analogowym. W artykule przedstawiono metodykę tworzenia strukturalnego oprogramowania sterującego na przykładzie modelu laboratoryjnego układu sortowania materiału kolorowego, przy zastosowaniu sterownika klasy micro s7-200 CPU 224 z modułem rozszerzającym EM223.
Micro programmable controllers can be successfully used for automation of unsophisticated industrial installations, containing up to several dozen process variables of two-state and/or analog nature. This paper presents a methodology of creation of structural control software as an example of the laboratory model for sorting colored material, using a class of a micro controller S7-200 CPU 224 with an extended module EM223. The structural synthesis naturally allows taking into account the specific hardware configuration of the control object and functional requirements during the process of control software design. The functional requirements determine the structure of software, i.e. a developer may divide the program into smaller units, corresponding to different functions of the plant. At the beginning, an idea of the structural programming (Fig. 1) with an example in the micro PLC is described. In the next part a detailed example of the hardware and software synthesis, related to a real plant (Fig. 3) is giving. A functional structure of the developed control system (Figs. 4, 5) has a great influence on the software structure (Fig. 6), what is described in details in that part. In the final part of this paper selected remarks about the structural implementation of the developed control algorithm in the s7-200 PLC are given and described.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 793-795
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Architektura dekodera wideo MPEG-2 dla wymagań HDTV
Hardware architecture of HDTV MPEG-2 decoder
Autorzy:
Majewski, D.
Powiązania:
https://bibliotekanauki.pl/articles/156204.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
kompresja wideo
MPEG-2
architektura sprzętowa
video compression
hardware architecture
Opis:
Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.
The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 508-510
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa weryfikacja funkcjonalna magistrali AMBA® AXI
Functional hardware verification of AMBA® AXI bus
Autorzy:
Duc, P.
Powiązania:
https://bibliotekanauki.pl/articles/155275.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
AMBA
AXI
Sce-Mi
sprzętowa weryfikacja funkcjonalna
functional coverage
functional hardware verification
Opis:
W artykule przedstawiono moduł monitora magistrali AMBA® AXI, umożliwiający weryfikację poprawności oraz weryfikację functional coverage protokołu AXI w systemach koemulacji sprzętowo-programowej układów SoC (System-on-Chip). Układ monitora składa się z syntezowalnej części sprzętowej oraz części programowej. Część sprzętowa służy do bezpośredniej obserwacji stanu magistrali i zawiera podstawowe elementy weryfikacyjne, zaś część programowa umożliwia komunikację części sprzętowej z programowym środowiskiem weryfikacyjnym.
The currently observed increase in SoC (System-on-Chip) system complexity determines evolution of the verification methods to ensure complete and as fast as possible verification of the whole system correctness. One of the main direction in development of the complex SoC design verification methodology is implementation of hardware accelerated systems in the verification process. There is a number of ways used in this kind of verification. One is the transaction based hardware-software co-emulation, that support high level software test environment to control and observe the hardware implementation of design under test. This paper presents the AMBA® AXI bus monitor for using in co-emulation systems, with particular attention paid to the Sce-Mi based systems. The monitor architecture has two parts, hardware and software. The synthesizable hardware part is implemented in a programmable device of the emulator system and is used to direct bus observation through basic checkers. The task of the monitor software part is to enable proper configuration of the hardware part, to receive verification status information, to perform more sophisticated checking and to report verification results. Communication between the hardware and software parts is based on exchange of message vectors through a message channel known from the co-emulation Sce-Mi standard.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 966-968
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania
Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection
Autorzy:
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156172.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
architektura sprzętowa
H.264/AVC
kompresja wideo
hardware architecture
video compression
Opis:
Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.
The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 480-482
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmów sterowania w układach ASCI/FPGA
Implementation of Control Algorithms in ASIC/FPGA
Autorzy:
Petko, M.
Powiązania:
https://bibliotekanauki.pl/articles/152450.pdf
Data publikacji:
2002
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja
algorytmy sterowania
sterowanie
układy ASIC/FGPA
prototypowanie
platforma sprzętowa
mechatronika
implementation
prototyping
hardware
Opis:
W artykule przedstawiono problemy związane z prototypowaniem i implementacją algorytmów sterowania, ze szczególnym uwzględnieniem sytuacji, gdy część sprzętowa sterownika oparta jest na układach ASIC/FGPA. Dla takiego przypadku opracowano metodologię implementacji, którą zweryfikowano poprzez zastosowanie do problemu sterowania elastycznym ramieniem robota. Wykazano, że procedura taka realizuje jednocześnie ideę szybkiego prototypowania na docelowej platformie sprzętowej. Przedstawiono szczegóły tej procedury wraz z narzędziami użytymi do jej przeprowadzenia i osiągnięte wyniki.
In the paper problems with prototyping and implementation stages during development of control algorithms are presented with emphasis placed on ASIC/FPGA based hardware platform for controller. For this case, a methodology of implementation is formulated and validated by practical application to the problem of flexible robot arm control. It shown, that the same procedure allows for fulfilment of an idea of fast prototyping on target hardware. Details of the procedure are presented along with the tools used and results obtained during its realization.
Źródło:
Pomiary Automatyka Kontrola; 2002, R. 48, nr 1, 1; 18-21
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Interpretowane sieci Petriego - model formalny w zintegrowanym projektowaniu mikroprpcesorowych systemów sprzętowo-programowych
Interpreted Petri nets as a formal model in hardware/software codesign
Autorzy:
Adamski, M.
Skowroński, Z.
Powiązania:
https://bibliotekanauki.pl/articles/157576.pdf
Data publikacji:
2003
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sieci Petriego
programowanie zintegrowane
mikroprocesorowe systemy sprzętowo-programowe
Petri nets
formal model in hardware/sofrware codesign
Opis:
Podejście systemowe do projektowania urządzeń o niejednorodnym charakterze wymaga stosowania formalnych metod specyfikacji, syntezy i analizy. Metody i narzędzia projektowe z kolei bazują na formalnym modelu obliczeniowym. Z tego względu dobór właściwego modelu ma fundamentalne znaczenie dla efektywności całego procesu projektowania. W pracy zaproponowano środowisko projektowe dla potrzeb zintegrowanego projektowania, w którym części sprzętowe systemu specyfikowane sa w języku VHDL, część programowa w języku C, a modelem formalnym są interpretowane sieci Petriego. Prezentowane wyniki prac znajdują również zastosowanie w projektowaniu mikrosystemów cyfrowych, zawierających układy FPGA.
In order to model heterogeneous systems some common representation vehicle is needed. The model should have several features, the most important of wchich are : to be well suited both for software and hardware representation, allow for different manipulations (including partitioning) and be able to cope explicitly with parallelism. Interpreted Petri nets can meet all three requirements. The paper analyses the suitability of the petri nets for a representation of heterogeneous systems and outlines some practical aspects of the application of petri nets in modelling such systems.
Źródło:
Pomiary Automatyka Kontrola; 2003, R. 49, nr 2/3, 2/3; 17-20
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie standardu OpenMP do projektowania systemów wbudowanych
Use of OpenMP standard for embedded systems describing
Autorzy:
Wierciński, T.
Powiązania:
https://bibliotekanauki.pl/articles/154061.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy wbudowane
programowanie równoległe
OpenMP
języki opisu sprzętu
SystemC
embedded systems
parallel programming
hardware description languages
VHDL
Opis:
Artykuł prezentuje nowe podejście do projektowania systemów wbudowanych z użyciem języka C z dyrektywami OpenMP. Opisano w nim motywację użycia standardu OpenMP do syntezy sprzętowo-programowej. Przedstawiono proponowane rozwiązanie oraz porównano je z klasycznym projektowaniem systemów sprzętowych. Przedstawiono także konstrukcje równoległe standardu OpenMP, syntezowane do postaci współbieżnych układów cyfrowych. Pokazano przykładowy program w języku OpenMP wraz z jego przekładem do kodu SystemC oraz schemat RTL układu będącego wynikiem syntezy opisanego źródła.
The embedded system is a special-purpose computer that performs one or a few dedicated tasks. It contains hardware and software parts [3]. The paper presents a new approach to embedded system design using C language with OpenMP directives. It is different from classic hardware design (Fig. 1a) because it allows describing both hardware and software using a common language (Fig. 1b). OpenMP is a standard that specifies parallel programs using a shared memory architecture. It is the collection of compiler directives and runtime library functions in C/C++ and Fortran languages [11]. Support for concurrency that corresponds to hardware performance is the main motivation of using OpenMP to embedded system design. OpenMP enables describing chips on high level of abstraction without knowledge about details of its structure. It improves flexibility of the software/hardware migration. OpenMP offers simulation, verification and estimation of the system performance. There is sufficient amount of legacy C libraries which facilitate the task of system modeling. Fig. 2a shows an example of OpenMP code that adds two matrixes A and B using a parallel loop. The systemC program being the results of behavioral synthesis of the example 2a is presented in Fig. 2b. Parallel regions in OpenMP have been transformed to SC_METHODS processes in SystemC. Fig. 3 shows the RTL schematic diagram of the chip synthesized from a code 2b. It contains three blocks proc1, proc2, proc3 that are equivalent to threads in OpenMP program. A schematic diagram of the single block is presented in Fig. 4. The unit consists of an adder, a FDE flip-flop that realizes barrier synchronization and two FDR flip-flops representing signals S and R.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 693-695
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
FPGA implementation of a multiprocessor system performing the RANSAC algorithm
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/155012.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix
Opis:
W artykule opisano programową, wieloprocesorową realizację algorytmu RANSAC, który umożliwia odporną estymację modelu matematycznego z danych pomiarowych zawierających znaczący odsetek wartości odstających (ang. outliers). System został zaimplementowany w układzie FPGA w oparciu o konfigurowalne soft procesory MicroBlaze. W pracy przedstawiono opis algorytmu RANSAC, sposób jego podziału w celu przetwarzania równoległego, a także proces konfiguracji systemu wieloprocesorowego. Zaprezentowano również przyrost prędkości przetwarzania w zależności od liczby zastosowanych rdzeni procesorowych, porównano te wyniki do realizacji na komputerze klasy PC i przedstawiono zużycie zasobów układu FPGA.
The paper describes a multiprocessor system implementing the RANSAC algorithm [3] which enables robust estimation of a fundamental matrix from a set of image keypoint correspondences containing some amount of outliers. The fundamental matrix encodes the relationship between two views of the same scene. The knowledge of the fundamental matrix enables e.g. the reconstruction of the scene structure. The implemented system is based on three MicroBlaze microprocessors [5] (one master, two slaves) and a dedicated hardware coprocessor connected using fast simplex link (FSL) interfaces [6]. The slave microprocessors perform the task of fundamental matrix computation from point correspondences using singular value decomposition - the so called 8-point algorithm [1, 2] (hypothesis generation). The master processor, along with the connected coprocessor, is responsible for dataflow handling and hypothesis testing using the Sampson error formula (7). The hypothesize and test framework used in RANSAC allows for largely independent task execution. The design is a development of a system described in [5]. The block diagram and dataflow diagram of the proposed solution are given in Figs. 1 and 2, respectively. Tabs. 1 and 2 summarize the use of FPGA resources. With a 100 MHz clock, the designed system is capable of processing the data at the speed which is roughly equivalent to that of the Atom N270 microprocessor clocked at 1,2 GHz. The resulting solution will be targeted at applications for which small size, weight and power consumption are critical. The design is also easily scalable - addition of more slave processors will result in additional increase in the processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 914-916
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 35

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies