Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "FSM" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 34
Tytuł:
Improving the LUT count for Mealy FSMs with transformation of output collections
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Powiązania:
https://bibliotekanauki.pl/articles/2172120.pdf
Data publikacji:
2022
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
Mealy FSM
FPGA
LUT
state code
FSM
kod stanu
Opis:
A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2022, 32, 3; 479--494
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Minimization of finite state machines by states merging
Autorzy:
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/114664.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
finite state machine
minimization
state merging
FSM transitions
FSM input variables
digital systems
Opis:
The paper presents a method for minimization of finite state machines (FSMs) with unspecified values of output variables. The proposed method is based on merging of two states. In addition to reduction of the FSM states, the method also allows reducing the number of FSM transitions and FSM input variables. This method enables reducing the number of internal states of the initial FSM by 1.22 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.32 times, and on occasion may amount to 2.27 times. The comparison of the method with the program STAMINA shows that the offered method allows decreasing the number of FSM transitions by 1.55 times on the average, and by 3.92 times on occasion.
Źródło:
Measurement Automation Monitoring; 2016, 62, 5; 179-181
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Experimental and numerical (FSM) investigations of thin-walled beams with double-box flanges
Badania doświadczalne i numeryczne (FSM) belek cienkościennych z półkami skrzynkowymi
Autorzy:
Paczos, P.
Powiązania:
https://bibliotekanauki.pl/articles/281963.pdf
Data publikacji:
2013
Wydawca:
Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej
Tematy:
thin walled beams
FSM
experimental investigations
Opis:
In the paper, experimental and numerical investigations of thin-walled beams with doublebox flanges were presented. They were a continuation of researches conducted at the Unit of Strength of Materials and Structures at Poznan University of Technology. Numerical results obtained with the Finite Strip Method (FSM) were compared with experimental ones and used for validation of analytical solutions.
W pracy przedstawiono badania doświadczalne i numeryczne belek cienkościennych z półkami skrzynkowymi. Zagadnienie to jest kontynuacją badań przeprowadzonych w Zakładzie Wytrzymałości Materiałów i Konstrukcji Politechniki Poznańskiej. Wyniki numeryczne otrzymane z wykorzystaniem metody pasm skończonych porównano z wynikami uzyskanymi z eksperymentu, a następnie użyto do weryfikacji rozwiązań analitycznych.
Źródło:
Journal of Theoretical and Applied Mechanics; 2013, 51, 2; 497-504
1429-2955
Pojawia się w:
Journal of Theoretical and Applied Mechanics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improving characteristics of LUT-based Mealy FSMs
Autorzy:
Barkalov, Alexander
Titarenko, Larysa
Mielcarek, Kamil
Powiązania:
https://bibliotekanauki.pl/articles/1838158.pdf
Data publikacji:
2020
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
FPGA
LUT
Mealy FSM
structural decomposition
two fold state assignment
energy consumption
FSM
dekompozycja strukturalna
zużycie energii
Opis:
Practically, any digital system includes sequential blocks represented using a model of finite state machine (FSM). It is very important to improve such FSM characteristics as the number of logic elements used, operating frequency and consumed energy. The paper proposes a novel technology-dependent design method targeting a decrease in the number of look-up table (LUT) elements and their levels in logic circuits of FPGA-based Mealy FSMs. It produces FSM circuits having three levels of logic blocks. Also, it produces circuits with regular systems of interconnections between the levels of logic. The method is based on dividing the set of internal states into two subsets. Each subset corresponds to a unique part of an FSM circuit. Only a single LUT is required for implementing each function generated by the first part of the circuit. The second part is represented by a multi-level circuit. The proposed method belongs to the group of two-fold state assignment methods. Each internal state is encoded as an element of the set of states and as an element of some of its subsets. A binary state assignment is used for states corresponding to the first part of the FSM circuit. The one-hot assignment is used for states corresponding to the second part. An example of FSM synthesis with the proposed method is shown. The experiments with standard benchmarks are conducted to analyze the efficiency of the proposed method. The results of experiments show that the proposed approach leads to diminishing the number of LUTs in the circuits of rather complex Mealy FSMs having more than 15 internal states. The positive property of this method is a reduction in energy consumption (without any overhead cost) and an increase in operating frequency compared with other investigated methods.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2020, 30, 4; 745-759
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
EMB-based synthesis of Moore FSM
Autorzy:
Kołopieńczyk, M.
Barkalov, A.
Titarenko, L.
Powiązania:
https://bibliotekanauki.pl/articles/972136.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Moore FSM
RAM
wbudowane bloki pamięci
projektowanie
układy logiczne
Mealy FSM
FPGA
Embedded Memory Block
design
logic circuit
Opis:
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 776-780
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
Implementation of output register of digital circuit of FSM with verticalized microinstructions
Autorzy:
Bukowiec, A.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/156288.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
rejestr
FSM
control unit
register
Opis:
W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 565-568
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL
Logic synthesis of sequential automata implemented in CPLDs, and described in VHDL
Autorzy:
Czerwiński, R.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/155712.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automaty sekwencyjne
kodowanie stanów
CPLD
VHDL
FSM
state assignment
Opis:
W artykule przedstawiono problem kodowania stanów wewnętrznych automatów sekwencyjnych ukierunkowany na realizację układu w strukturze matrycowej typu PAL. Opracowano sposób uwzględniania elementów dwupoziomowej minimalizacji oraz elementów dopasowania już na etapie kodowania stanów wewnętrznych. Sporo miejsca poświęcono problemowi opisu automatu w języku opisu sprzętu VHDL pod kątem efektywnego przeprowadzenia syntezy logicznej w systemie Quartus II. Skuteczność metod kodowania i opracowanego opisu potwierdzają uzyskane wyniki eksperymentów.
The paper concerns the problem of state assignment for finite state machines (FSM), targeting at PAL-based CPLDs implementations. The main feature of a PAL-based cell is a limited number of product terms (k AND-gates) that are connected to a single sum (OR-gate). Methods, that do not take into account this limited number of product terms in the process of state assignment, usually lead to multi-cell and multi-level structures. To make allowance for number of product terms the elements of two-level minimization and elements of technology mapping must be taken into account in the process of state assignment. This is possible thanks to Primary and Secondary Merging Conditions and Implicants Distribution Table. The problem of the sequential automata VHDL design is also considered. The VHDL design description of the FSM for Quartus II is proposed. Experimental results consider the efficiency of the proposed methods.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 45-47
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza skończonych automatów Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microoperations
Autorzy:
Bukowiec, A.
Powiązania:
https://bibliotekanauki.pl/articles/152584.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD
Opis:
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 27-29
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Statechart-based Controllers Synthesis in FPGA Structures with Embedded Array Blocks
Autorzy:
Łabiak, G.
Borowik, G.
Powiązania:
https://bibliotekanauki.pl/articles/226148.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
digital controller
statechart
FSM
decomposition
FPGA
symbolic methods
embedded memory
Opis:
Statechart diagrams, in general, are visual formalism for description of complex systems behaiour. Digital controllers, which act as reactive systems, can be very conveniently modeled with statecharts and efficiently synthesized in modern programmable devices. The paper presents in details syntax and semantics of statecharts and new implementation scheme. The issue of statecharts synthesis is not still ultimately solved. Main feature of the presented approach is the transformation of statechart diagrams into Finite State Machine, and through KISS format, functional decomposition and mapping into Embedded Memory Blocks. Embedded Memory are part of the modern programmable devices.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 1; 13-24
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza automatów stanów typu Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microinstructions
Autorzy:
Bukowiec, A.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/155643.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD
Opis:
W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 115-117
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Performance Targeted Synthesis of ASM Controllers on FPGA
Autorzy:
Salauyou, V.
Bulatowa, I.
Powiązania:
https://bibliotekanauki.pl/articles/114178.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Algorithmic State Machine (ASM)
ASM chart
Finite State Machine (FSM)
performance optimization
Opis:
Performance-driven synthesis of controller circuits is very important and challenging task in digital systems design. The clock frequency of a synchronous sequential logic circuit is dependent in a large part on the maximum propagation delay through its combinational block. The paper presents a new method for FPGA-based design of high-speed Algorithmic State Machine (ASM) controllers. The proposed approach is based on the introduction of additional states of the state machine in order to simplify transition and output logical functions to implement them in the single-level structures. The proposed technique is applied at the stage of converting the ASM chart to the finite state machine description and allows obtaining such an HDL specification that provides an increase in the designed system speed. Experimental results show that our approach achieves an average performance gain of 22.24% to 29.72% (for various FPGA devices) compared with the conventional synthesis method.
Źródło:
Measurement Automation Monitoring; 2018, 64, 2; 31-33
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis of Finite State Machines with use of pseudoequivalent states
Synteza skończonych automatów stanów z wykorzystaniem pseudorównoważnych stanów
Autorzy:
Barkalov, A.
Powiązania:
https://bibliotekanauki.pl/articles/151612.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Moore FSM
logic synthesis
state assignment
CPLD
automat Moore'a
synteza logiczna
Opis:
A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1198-1202
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Finite state machines power dissipation classification
Klasyfikacja poboru mocy automatów skończonych
Autorzy:
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/341139.pdf
Data publikacji:
2012
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
moc w automatach skończonych
automaty skończone
klasyfikacja mocy
power dissipation
FSM
power classification
Opis:
Reduction of the power consumption of digital system can be obtained in many ways. Integrated circuits fabricated in CMOS technology consume power when the state of the output of logic element (gate or ?ip-?op) changes into opposite. Therefore minimizing the number of such changes lead to a reduction of the power consumption. In this paper is presented research of dependence the power dissipation infinite state machines (FSMs) on both probabilities of ones on input lines and probabilities of changes in the input value. The classification scheme for graphs obtained for those dependencies is also proposed. This classification can be used for testing the results of the power reduction process as well as testing the behavior of finite state machine while changing the statistical properties of input signals. Proposed classification can also be used for developing new methods and algorithms of reducing the power dissipation infinite state machines.
Zmniejszenie zużycia energii układu cyfrowego można uzyskać na wiele sposobów. Układy scalone wykonane w technologii CMOS zużywają moc, gdy stan na wyjściu elementu logicznego (bramki lub przerzutnika) zmienia się na przeciwny. Dlatego ´ zmniejszenie liczby takich zmian prowadzi do zmniejszenia zużycia energii. W niniejszym artykule zaprezentowano badania zależności mocy pobieranej przez automat sko ńczony od prawdopodobieństw występowania jedynek logicznych na liniach wejściowych i prawdopodobieństwa zmiany wartości na liniach wejściowych. Zaproponowano również klasyfikację wykresów uzyskanych dla wymienionych zależności. Klasyfikacja ta może być zastosowana do oceny wyników procesu redukcji energii oraz sprawdzenia zachowania automatu skończonego przy zmianie właściwo ści statystycznych sygnałów wejściowych. Zaproponowana klasyfikacja może być również użyta do stworzenia nowych metod i algorytmów zmniejszenia poboru mocy w automatach skończonych.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2012, 9; 31-44
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Algorytm funkcjonalnej dekompozycji symbolicznej automatów skończonych dla celów implementacji w strukturach FPGA
Symbolic Functional Decomposition Algorithm for FSM Implementation in FPGA Structures
Autorzy:
Szotkowski, P.
Rawski, M.
Powiązania:
https://bibliotekanauki.pl/articles/155717.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
funkcjonalna dekompozycja symboliczna
automat skończony
FSM
FPGA
symbolic functional decomposition
finite state machine
Opis:
Dotychczasowe podejście do implementacji automatów skończonych w układach FPGA składa sie z dwóch etapów: kodowania stanów automatu oraz mapowania powstałych funkcji w strukturze układu. W przypadku mapowania za pomocą dekompozycji funkcjonalnej trudno jest znaleźć "dobrą" metodę kodowania stanów, szczególnie przy zastosowaniu proce-su syntezy wielopoziomowej. Artykuł opisuje algorytm funkcjonalnej dekompozycji symbolicznej, który zamiast osobnego etapu kodowania wprowadza sukcesywne kodowanie stanów gwarantujące dobrą jakość dekompozycji, oraz przedstawia działanie tego algorytmu na przykładzie wybranego automatu skończonego.
The following paper presents an algorithm of symbolic functional decomposition for implementation of finite state machines in FPGA circuits. The idea of symbolic functional decomposition does not require a separate step of encoding the FSM's states. This method uses a description of the FSM that maintains a symbolic representation of the machine's states and introduces their encoding gradually, during each of the iterations of the decomopsition process; such approach guarantees high quality of the final decomposition. This paper presents an algorithm of symbolic functional decomposition based on blanket algebra. Each of the algorithm's steps is described in detail, as well as presented on an example FSM.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The numerical investigation of thin-walled beams with modified C-sections
Autorzy:
Grenda, M.
Powiązania:
https://bibliotekanauki.pl/articles/94108.pdf
Data publikacji:
2018
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
thin-walled
FSM
numerical investigation
finite strip method
C-sections
cold-formed
badanie numeryczne
Opis:
Demand for thin-walled structures has been increasing for many years. Cold-formed, thin-walled channel beams are the subject of presented research. The local elastic buckling and limit load of these beams subjected to pure bending are investigated. This study includes numerical investigation called the Finite Strip Method (FSM). The presented results give a deep insight into behaviour of such beams and may be used to validate analytical models. The number of works devoted to the theory of thin-walled structures has been steadily growing in recent years. It means that is an increasing interest in practical methods of manufacturing cold-formed thin-walled beams with complicated cross-sections, including also beams with web stiffeners. The ratio of transverse dimensions of beam to its wall-thickness is high, therefore, thin-walled beams are prone to local buckling that may interact with other buckling modes. The stability constraints should be always considered when using cold-formed thin-walled beams.
Źródło:
Archives of Mechanical Technology and Materials; 2018, 38; 57-66
2450-9469
Pojawia się w:
Archives of Mechanical Technology and Materials
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 34

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies