Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL

W artykule przedstawiono problem kodowania stanów wewnętrznych automatów sekwencyjnych ukierunkowany na realizację układu w strukturze matrycowej typu PAL. Opracowano sposób uwzględniania elementów dwupoziomowej minimalizacji oraz elementów dopasowania już na etapie kodowania stanów wewnętrznych. Sporo miejsca poświęcono problemowi opisu automatu w języku opisu sprzętu VHDL pod kątem efektywnego przeprowadzenia syntezy logicznej w systemie Quartus II. Skuteczność metod kodowania i opracowanego opisu potwierdzają uzyskane wyniki eksperymentów.

The paper concerns the problem of state assignment for finite state machines (FSM), targeting at PAL-based CPLDs implementations. The main feature of a PAL-based cell is a limited number of product terms (k AND-gates) that are connected to a single sum (OR-gate). Methods, that do not take into account this limited number of product terms in the process of state assignment, usually lead to multi-cell and multi-level structures. To make allowance for number of product terms the elements of two-level minimization and elements of technology mapping must be taken into account in the process of state assignment. This is possible thanks to Primary and Secondary Merging Conditions and Implicants Distribution Table. The problem of the sequential automata VHDL design is also considered. The VHDL design description of the FSM for Quartus II is proposed. Experimental results consider the efficiency of the proposed methods.