Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "fast algorithms" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-9 z 9
    Tytuł:
    Adaptive synthesis of a wavelet transform using fast neural network
    Autorzy:
    Stolarek, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/202390.pdf
    Data publikacji:
    2011
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    wavelets
    neural networks
    filter parametrization
    fast algorithms
    Opis:
    This paper introduces a new method for an adaptive synthesis of a wavelet transform using a fast neural network with a topology based on the lattice structure. The lattice structure and the orthogonal lattice structure are presented and their properties are discussed. A novel method for unsupervised training of the neural network is introduced. The proposed approach is tested by synthesizing new wavelets with an expected energy distribution between low- and high-pass filters. Energy compaction of the proposed method and Daubechies wavelets is compared. Tests are performed using sound and image signals.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2011, 59, 1; 9-13
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Witczak, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114212.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dual quaternion product
    fast algorithms
    hardware complexity reduction
    FPGA
    Opis:
    This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 370-372
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware-efficient algorithms for implementation of the GHM discrete multiwavelet transform kernels
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114256.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    multiwavelets
    GHM
    fast algorithms
    implementation complexity reduction
    FPGA implementation
    Opis:
    In this correspondence, we discuss two efficient algorithms for the execution of forward (FDMWT) and inverse (IDMWT) discrete multiwavelet transform basic operations with reduced computational complexities. We used multiwavelet basis proposed by Geronimo, Hadrin, and Massopust (GHM). The direct implementation of GHM-FDMWT basic operation requires 23 multiplications and 19 additions. The direct implementation of GHM-IDMWT basic operation requires 23 multiplication and 16 additions. At the same time, our solutions allow designing the computation procedures, which take only 10 multiplications plus 15 additions for GHM-FDMWT basic operation and 10 multiplications plus 10 additions for GHM-IDMWT basic operation
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 6; 190-192
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A computation algorithm for Strassens matrix multiplication
    Algorytm obliczania iloczynu macierzowego Strassena
    Autorzy:
    Tariov, A.
    Gliszczyński, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154595.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    iloczyn macierzowy Strassena
    szybkie algorytmy
    Strassen's matrix multiplication
    fast algorithms
    Opis:
    In the work the vectorized algorithm for Strassen's matrix product calculating is presented. Unlike the proposed in other works "some recommendations" relating to the Strassen's matrix multiplication implementation, we offer specific computational procedures that allow correctly describe the entire sequence of transformations needed to obtain the final result. The proposed algorithm can be successfully applied to accelerate calculations in the FPGA-based platforms.
    W pracy został przedstawiony wektoryzowany algorytm wyznaczenia iloczynu macierzowego Strassena. W odróżnieniu od poruszanych w innych publikacjach wybranych uwag dotyczących realizacji metody Strassena w niniejszej pracy zaproponowane są konkretne procedury, opisujące cały proces obliczeniowy i pozwalające na podstawie wykonania skończonej liczby etapów przetwarzania danych wejściowych otrzymać wynik końcowy. Została roztrząśnięta synteza proponowanego algorytmu oraz pokazana postać stosownego grafu przepływowego dla przykładu mnożenia macierzy drugiego rzędu. Zaproponowany algorytm może być sukcesywnie zastosowany do przyspieszonej realizacji obliczeń w platformach FPGA oraz zaimplementowany w wybranym środowisku sprzętowym. Niewątpliwym atutem odróżniającym przedstawione rozwiązanie od tradycyjnego algorytmu jest również brak rekurencji obliczeń, co daje dodatkowy zysk przy zrównolegleniu procesu wyznaczenia iloczynu.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 691-693
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Chicheva, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114724.pdf
    Data publikacji:
    2017
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    discrete quaternion Fourier transform
    fast algorithms
    implementation complexity reduction
    FPGA implementation
    Opis:
    In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution – a scheme for calculating sq product, the second solution – a scheme for calculating qt product, and the third solution – a scheme for calculating sqt product, where s is a so-called i -quaternion, t is an j - quaternion, and q – is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.
    Źródło:
    Measurement Automation Monitoring; 2017, 63, 6; 206-208
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szybki algorytm splotu kołowego dla N = 2^m
    Fast circular convolution algorithm for N = 2^m
    Autorzy:
    Gliszczyński, M.
    Tariov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151792.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szybkie algorytmy
    splot kołowy
    notacja macierzowa
    fast algorithms
    circular convolution
    matrix notation
    Opis:
    W pracy został przedstawiony szybki algorytm liczenia splotu kołowego N-elementowych wektorów danych ze zredukowaną liczbą operacji arytmetycznych (lub układów mnożących i sumatorów, jeśli chodzi o implementację sprzętową) w przypadku, gdy N=2^m, m - liczba całkowita. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji splotu kołowego w dowolnym sprzętowo-programowym środowisku implementacyjnym.
    In the work the fast algorithm for 2n-point circular convolution calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. Computational procedure for describing the algorithm, based on the successful decomposition of the circulant matrix of arbitrary order is shown. This approach allows to lower hardware expenses and to create favorable conditions for effective convolution realization in the reprogrammable platform. Computational procedure for circular convolution realization can be described by means of matrix algebra notation. Matrix algebra offers not only a formalism for describing the algorithm, but it enables the derivation by pure algebraic manipulations of an algorithm that is well suited to be implemented in vector and matrix digital signal processors with various levels of parallelism. In addition, the mentioned procedures can be directly used for easy implementation in matrix-oriented languages like Matlab.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 566-568
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Struktury algorytmiczne jednostek procesorowych do realizacji bazowych operacji dyskretnej transformaty falkowej
    Algorithmic structures of processing units for IDWT basic operations implementation
    Autorzy:
    Tariova, G.
    Tariov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155660.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dyskretna transformata falkowa DWT
    szybkie algorytmy
    procesory DWT
    discrete wavelet transform
    fast algorithms
    DWT processors
    Opis:
    W pracy zostało przedstawione podejście do zoptymalizowanej organizacji struktur algorytmicznych jednostek obliczeniowych dla realizacji bazowych operacji FDWT/IDWT ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Podejście to pozwala zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji metod falkowego przetwarzania danych w układzie reprogramowalnym.
    This paper is concerned with the novel algorithmic structures for the realization of FDWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well-known approaches, the immediate implementation of the above procedures requires 2L multipliers both for the DWT and IDWT basic procedures plus 2(L-1) adders for DWT and L adders for IDWT. At the same time, proposed algorithms require only 11oL multipliers for the both procedures plus 2L-1 adders for FDWT and L+1 adders for IDWT basic procedures. The proposed structures can be successfully applied to accelerate calculations in the FPGA-based platforms as well as to enhance the efficiency of hardware in general.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 101-103
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Struktura algorytmiczna jednostki procesorowej do realizacji operacji splotu liniowego
    Algorithmic structure of processing unit for linear convolution operation implementation
    Autorzy:
    Tariov, A.
    Tariova, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/156280.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    procesory DSP
    splot liniowy
    szybkie algorytmy wyznaczania splotu liniowego
    DSP processors
    linear convolution
    fast linear convolution algorithms
    Opis:
    W pracy została przedstawiona koncepcja organizacji struktury jednostki obliczeniowej dla realizacji operacji splotu liniowego ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Pozwala to zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji splotu liniowego w układzie reprogramowalnym.
    In work the approach to the rational organization of algorithmic structure of the processor unit for realization of basic operation of linear convolution with the reduced number of multiplication (or multipliers - in hardware implementation case) is presented. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 572-574
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Comparative Analysis of Evolutionary Algorithms for Synthesis of Scanned Linear Array of Mutually Coupled Parallel Dipole Antennas
    Autorzy:
    Patidar, H.
    Mahanti, G. K.
    Muralidharan, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/227212.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    antenna array
    comparative analysis
    evolutionary algorithms
    inverse fast Fourier transform
    scanning
    Opis:
    This paper presents a comparative analysis of three evolutionary algorithms, namely, Backtracking Search Algorithm, Cuckoo Search Algorithm and Artificial Bee Colony Algorithms for synthesis of a scanned linear array of uniformly spaced parallel half wavelength dipole antennas. Here, antenna parameters, namely Side Lobe Level, reflection coefficient and wide null depth are taken into consideration for comparison between algorithms. In addition to it, statistical parameters, namely best fitness value, mean and standard deviation of the fitness values obtained from algorithms are compared. Mutual coupling that exists among the antenna elements is included in obtaining radiation patterns and the self-impedances along with the mutual impedances are calculated by induced Electro-Motive Force method. Two different examples are shown in this paper to validate the effectiveness of the utilized approach. Although, this approach is applied to a linear array of dipole antennas; this can be utilized for other array geometries as well.
    Źródło:
    International Journal of Electronics and Telecommunications; 2017, 63, 2; 151-157
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-9 z 9

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies