Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware Security" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-10 z 10
    Tytuł:
    Design Protection Using Logic Encryption and Scan-Chain Obfuscation Techniques
    Autorzy:
    Deepak, V. A.
    Priyatharishini, M.
    Devi, M. Nirmala
    Powiązania:
    https://bibliotekanauki.pl/articles/963795.pdf
    Data publikacji:
    2019
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    hardware security
    obfuscation
    logic encryption
    scan-chain
    Opis:
    Due to increase in threats posed by offshore foundries, the companies outsourcing IPs are forced to protect their designs from the threats posed by the foundries. Few of the threats are IP piracy, counterfeiting and reverse engineering. To overcome these, logic encryption has been observed to be a leading countermeasure against the threats faced. It introduces extra gates in the design, known as key gates which hide the functionality of the design unless correct keys are fed to them. The scan tests are used by various designs to observe the fault coverage. These scan chains can become vulnerable to side-channel attacks. The potential solution for protection of this vulnerability is obfuscation of the scan output of the scan chain. This involves shuffling the working of the cells in the scan chain when incorrect test key is fed. In this paper, we propose a method to overcome the threats posed to scan design as well as the logic circuit. The efficiency of the secured design is verified on ISCAS’89 circuits and the results prove the security of the proposed method against the threats posed.
    Źródło:
    International Journal of Electronics and Telecommunications; 2019, 65, 3; 389-396
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Lightweight PUF-Based Gate Replacement Technique to Reduce Leakage of Information through Power Profile Analysis
    Autorzy:
    Mohankumar, N.
    Jayakumar, M.
    Nirmala, Devi M.
    Powiązania:
    https://bibliotekanauki.pl/articles/2200703.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    Design for Security
    Hardware Security
    PUF
    TRNG
    Wave Dynamic Differential Logic
    Opis:
    The major challenge faced by electronic device designers is to defend the system from attackers and malicious modules called Hardware Trojans and to deliver a secured design. Although there are many cryptographic preventive measures in place adversaries find different ways to attack the device. Differential Power Analysis (DPA) attack is a type of Side Channel Attacks, used by an attacker to analyze the power leakage in the circuit, through which the functionality of the circuit is extracted. To overcome this, a lightweight approach is proposed in this paper using, Wave Dynamic Differential Logic (WDDL) technique, without incurring any additional resource cost and power. The primary objective of WDDL is to make the power consumption constant of an entire circuit by restricting the leakage power. The alternate strategy used by an adversary is to leak the information through reverse engineering. The proposed work avoids this by using a bit sequencer and a modified butterfly PUF based randomizing architecture. A modified version of butterfly PUF is also proposed in this paper, and from various qualitative tests performed it is evident that this PUF can prevent information leakage. This work is validated on ISCAS 85, ISCAS 89 benchmark circuits and the results obtained indicate that the difference in leakage power is found to be very marginal.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 4; 749--754
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Efficiency Evaluation Method for the Devices with Infrasound Impact on Functioning of Computer Equipment
    Autorzy:
    Korchenko, A.
    Tereykovsky, I.
    Aytkhozhaevа, E.
    Seilova, N.
    Kosyuk, Y.
    Wójcik, W.
    Komada, P.
    Sikora, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/963897.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    information security
    computer hardware protection
    infrasound
    infrasound damage
    efficiency evaluation method
    Opis:
    A significant threat to critical infrastructure of computer systems has a destructive impact caused by infrasound waves. It is shown that the known infrasound generations are based on using the following devices: a Helmholtz Resonator, Generation by using a Pulsating Sphere such as Monopolies, Rotor-type Radiator, Resonating Cylinder, VLF Speaker, Method of Paired Ultrasound Radiator, and airscrew. Research of these devices was made in this paper by revealing their characteristics, main advantages and disadvantages. A directional pattern of infrasound radiation and a graph of dependence of infrasound radiation from the consumed power was constructed. Also, during the analysis of these devices, there was proven a set of basic parameters, the values of which make it possible to characterize their structural and operational characteristics. Then approximate values of the proposed parameters of each those considered devices, were calculated. A new method was developed for evaluating the effectiveness of infrasound generation devices based on the definition of the integral efficiency index, which is calculated using the designed parameters. An example of practical application of the derived method, was shown. The use of the method makes it possible, taking into account the conditions and requirements of the infrasound generation devices construction, to choose from them the most efficient one.
    Źródło:
    International Journal of Electronics and Telecommunications; 2018, 64, 2; 189-196
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Secure Docking Station and its protection against hardware attacks
    Moduł Secure Docking Station oraz jego ochrona przed atakami sprzętowymi
    Autorzy:
    Fournaris, A. P.
    Fournier, J.
    Hein, D.
    Reymond, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/298301.pdf
    Data publikacji:
    2012
    Wydawca:
    Uniwersytet Warmińsko-Mazurski w Olsztynie
    Tematy:
    mechanizm bezpieczeństwa
    Secure Docking Module
    SDM
    atak sprzętowy
    hardware
    Security Module
    Physical attacks
    AES
    RSA
    security counter - measures
    Opis:
    Security and Trust in communication systems where very sensitive information are exchanged is achieved and retained through hardware means. In the SECRICOM project where seamless, interoperable crisis management communication is required, we have developed a security and trust managements mechanism based on a smart card like hardware structure called Secure Docking Module (SDM). However, given the highly secure and hostile environment (emergency, crisis situation) where the SDM needs to function, this security module can be the subject of many attacks. While cryptanalytic attacks on the SDM security are impossible due to the employed strong cryptographic algorithms, attacks targeting the SDM implementation constitute a pragmatic threat that cannot be neglected. In this paper, we address possible hardware issues of the SDM chip and focus on the Hardware attack protection mechanisms especially on the SDM RSA and AES cryptographic accelerators. We present the research work that was done through the SECRICOM project on the above issues and analyze the basic concept behind the protected RSA-AES structures that complement the SDM architecture. Those hardware structures are fully compatible with the SDM protocols and offer strong protection against hardware power attacks and fault attacks while retaining high performance characteristics.
    Bezpieczeństwo i zaufanie w systemach łączności, gdzie są przetwarzane informacje niejawne, jest zapewniane za pomocą rozwiązań sprzętowych. W projekcie SECRIOM, w którym jest wymagana interoperacyjna oraz "bezszwowa" łączność w zarządzaniu kryzysowym, wytworzono mechanizm zapewniania bezpieczeństwa oraz zaufania oparty na rozwiązaniu typu kart inteligentnych - Secure Docking Module (SDM). Biorąc jednak pod uwagę wysoki poziom zagrożenia środowiska łączności w sytuacjach kryzysowych, sam moduł SDM może być przedmiotem wielu ataków. Pomimo że ataki kryptoanalityczne na SDM są niemożliwe ze względu na zastosowane silne algorytmy kryptograficzne, zagrożenie wynikające z ataków na implementację SDM nie powinno być zaniedbywane. W artykule opisano możliwe problemy rozwiązań sprzętowych w chipie SDM oraz wyeksponowano mechanizmy zapobiegania atakom sprzętowym, szczególnie skierowanym na SDM RSA i akceleratory kryptograficzne AES. Zaprezentowano ponadto struktury RSA-AES, które uzupełniają architekturę SDM z punktu widzenia wzmocnienia ochrony. Te struktury sprzętowe są w pełni kompatybilne z protokołami w ramach SDM i oferują silną ochronę przed atakami fizycznymi, jednocześnie nie obniżają wysokich właściwości użytkowych.
    Źródło:
    Technical Sciences / University of Warmia and Mazury in Olsztyn; 2012, 15(1); 123-138
    1505-4675
    2083-4527
    Pojawia się w:
    Technical Sciences / University of Warmia and Mazury in Olsztyn
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    High-speed network port filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/151917.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
    The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 615-617
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
    Implementation of the Ethernet Firewall security system in FPGA programmable logic
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/152863.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
    In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 114-116
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    Network address filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154319.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
    The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 479-481
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
    IEEE 802.3 Ethernet standard implementation in FPGA logic to the needs of the Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155733.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
    The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 30-32
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja procesu klasyfikacji danych z użyciem układów reprogramowalnych
    Implementation of data classification process using reconfigurable hardware
    Autorzy:
    Botowicz, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156244.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    klasyfikacja danych
    akceleracja obliczeń za pomocą architektur sprzętowych
    bezpieczeństwo systemów teleinformatycznych
    wyszukiwanie wzorców
    data classification
    computing acceleration using hardware architectures
    IT security
    pattern matching
    Opis:
    W artykule opisano różne problemy klasyfikacji danych oraz podano dziedziny w których mają one zastosowanie. Następnie przedstawiono architekturę systemu, w którym będzie możliwe zaimplementowanie podanych wcześniej przez innych autorów, sprawdzonych już algorytmów klasyfikacji danych i wsparcie ich działania poprzez specjalizowane układy sprzętowe. Podano wyniki (w postaci skuteczności klasyfikacji oraz zużycia zasobów) przykładowych modułów sprzętowych. Przedstawiony został również proces tworzenia modułu sprzętowego - od danych wejściowych poprzez wygenerowany kod źródłowy w języku opisu sprzętu, aż po konfigurację układu reprogramowalnego.
    In this article various classification problems was described and also their applications was depicted. Afterwards the hardware module architecture was introduced in which there is a possibility to implement previously described mature classification algorithms. The article contains results of testing hardware classification modules (classification precision and hardware resources usage). Finally, the complete process of module generation was presented (from examples of data, through source code in hardware description language to reconfigurable hardware configuration).
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 532-535
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
    Security rules verification mechanism supported by local cache memory for the hardware Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156198.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    firewall
    pamięci podręczne
    potokowość
    przetwarzanie równoległe
    information security systems
    programmable logic
    hardware description language
    firewal
    packet classification algorithms
    cache memory
    pipelining
    parallel processing
    Opis:
    W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
    In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 511-513
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-10 z 10

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies