Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Kuta, S." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Stosowane metody zasilania i izolacji galwanicznej sterowników bramkowych tranzystorów mocy w mostkowych stopniach końcowych wzmacniaczy klas D i falowników
    Applied methods of power supply and galvanic isolation of gate drivers of power transistors in bridging end stages of Class D amplifiers and inverters
    Autorzy:
    Jasielski, J.
    Kuta, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/93168.pdf
    Data publikacji:
    2018
    Wydawca:
    Państwowa Wyższa Szkoła Zawodowa w Tarnowie
    Tematy:
    układ Bootstrap
    pompa ładunkowa
    sterownik bramkowy
    technika izolacji sygnałów cyfrowych
    wzmacniacz klasy D
    PWM
    PSCPWM
    sterownik DC-AC
    bootstrap power supply
    charge pump
    gate driver
    galvanic isolation of the control signals
    class D amplifier
    DC-DC converter
    Opis:
    W pracy dokonano przeglądu i oceny różnych technik zasilania i izolacji galwanicznej sterowników bramkowych tranzystorów mocy w stopniach końcowych wzmacniaczy klasy D oraz różnego rodzaju konwerterów DC-AC lub DC-DC. Opisano i porównano techniki wytwarzania pływających napięć zasilających sterowniki bramkowe tranzystorów górnej części mostka w konfiguracji typu bootstrap oraz w konfiguracji typu samo-doładowującej się pompy ładunkowej, a także przedstawiono techniki izolacji galwanicznej sygnałów cyfrowych: optyczną i pojemnościową, które mogą być wykorzystane do sterowania tranzystorów w górnej części mostka. Przedstawiony w pracy oryginalny mostkowy wzmacniacza klasy BD z dwubrzegową modulacją PWM z przesuwaniem fazy sygnału modulowanego PSC PWM i zerowym sygnałem wspólnym na wyjściu pokazuje, że w układach budowanych w oparciu o wielopoziomowe metody modulacji PWM, prawie wszystkie sterowniki tranzystorów stopnia końcowego wymagają pływających napięć zasilających i izolacji galwanicznej. W takich układach najpewniejszą i niezawodną metodą zasilania i izolacji galwanicznej sterowników bramkowych tranzystorów mocy w stopniach końcowych są układy samodoładowujących się pomp ładunkowych z izolacją galwaniczną sygnałów cyfrowych ze sprzężeniem pojemnościowym. Poprawność działania stopnia końcowego tego wzmacniacza, wraz ze wszystkimi układami sterującymi, zweryfikowano za pomocą symulacji komputerowych w programie PSpice.
    Various methods used for a floating high-side gate drive power supply and galvanic isolation of the Class-D amplifiers and different DC-AC or DC-DC converters have been reviewed and evaluated in the paper. On the basis of the literature, the bootstrap floating supply and self-boost charge pump topology for a gate drive high-side power supply, as well as control signal isolated systems with optically-isolated signals or with capacitive signal isolation have been described and compared. New topologies of the Class-BD amplifiers with Common-Mode (CM) free outputs using PSC PWM - Phase Shifted Carrier Pulse Width presented in the paper, shows that almost all gate drivers of the output stage transistors require floating power supply and galvanic isolation of the control signals. In the case of such circuits with multi-level PWM output, the most reliable and robust method for the floating gate drive power supply and galvanic isolation is self-boost charge pump topology with capacitive control signal isolation. Correct operation of the output stage of the proposed Class-BD amplifiers as well as the PWM modulator and self-boost charge pump topologies with capacitive control signal isolation have been verified using intensive Pspice simulation.
    Źródło:
    Science, Technology and Innovation; 2018, 2, 1; 31-41
    2544-9125
    Pojawia się w:
    Science, Technology and Innovation
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Niskonapięciowe analogowe bloki funkcjonalne realizowane w oparciu o inwertery CMOS
    Lov-Voltage Analog Functional Blocks Based on CMOS Inverters
    Autorzy:
    Kuta, S.
    Machowski, W.
    Jasielski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154213.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    CMOS
    analogowe bloki funkcjonalne
    układy mieszane
    układy niskonapięciowe
    Analog Building Blocks
    mixed mode
    low voltage
    Opis:
    W artykule opisano wybrane rozwiązania układowe liniowych i nieliniowych niskonapięciowych analogowych bloków funkcjonalnych zrealizowanych w oparciu o inwertery CMOS (lub ich niewielkie modyfikacje). Rozwiązania te charakteryzują się tym, że w obwodzie zasilania występuje zawsze stos dwóch komplementarnych tranzystorów MOS, zatem są to układy pozwalające na stosowanie najniższych z możliwych napięć zasilających - takich samych jak układy cyfrowe. Podano przykłady syntezy filtrów czasu ciągłego w trybie prądowym (C-Gm) o dowolnych transmitancjach, wzmacniaczy operacyjnych ze sprzężeniem prądowym, konwejerów prądowych drugiej i trzeciej generacji oraz przedstawiono najbardziej reprezentatywny i uniwersalny układ nieliniowy - czteroćwiartkowy układ mnożący. Symulacje przeprowadzono w programie SPICE dla modelu BSIM3v3 w technologii 0,35um z AMS.
    The paper describes the CMOS implementation of low-voltage linear and non-linear elementary analog circuit blocks realized on inverters (eventually their very small modifications). The characteristic feature of presented circuit solutions is only two transistor stacks in-between supply rails, therefore the circuits in question are suited for the lowest possible supply and are simultaneously fully compatibile with digital part. A synthesis procedure for continuous time analog filters with arbitrary characteristics, current feedback amplifiers as well as second and third generation current conveyors is presented. The most representative and versatile nonlinear circuit block - a four-quadrant multiplier has also been constructed using inverter-like circuit elements. SPICE simulation results for 0.35 um process parameters from AMS are presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 3, 3; 70-77
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hybrid Linearized Class-BD Double Sided (LBDD) Digital Pulse Width Modulator (DPWM) for Class-BD audio amplifiers
    Autorzy:
    Kuta, S.
    Kołodziejski, W.
    Jasielski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/93116.pdf
    Data publikacji:
    2017
    Wydawca:
    Państwowa Wyższa Szkoła Zawodowa w Tarnowie
    Tematy:
    class-D digital audio amplifier
    Digital Pulse Width Modulator (DPWM)
    Linearized Pulse Width Modulation (LPWM)
    Linearized Class-AD Double sided (LADD)
    Linearized Class-BD Double sided (LBDD)
    Programmable Tapped Delay Line (PTDL)
    Analog Delay Locked Loop (ADLL)
    Digital to Time Converter (DTC)
    cyfrowy wzmacniacz audio klasy D
    modulator szerokości impulsu cyfrowego (DPWM)
    zlinearyzowana klasa AD dwustronna (LADD)
    programowalna opóźniona linia opóźnienia (PTDL)
    pętla z opóźnieniem analogowym (ADLL)
    konwerter cyfrowo-czasowy (DTC)
    Opis:
    The paper presents an original architecture and implementation of 9-bit LBDD hybrid DPWM circuit for Class-BD digital audio amplifier. The input PCM signals are directly transformed into 24-bit LBDD DPWM signals and then are requanized to the 9-bit digital outputs using noise-shaping process to support high fidelity with practical values of time resolution, and finally are converted by the DTCs into the two physical trains of 1-bit PWM signals. The architecture of the proposed Class-BD hybrid DPWM circuit is composed of two Class-AD ones. The hybrid quantizer converts 6 MSB bits using counter method, based on the STM32F407xx microcontroller, while the remaining 3 LSB bits - using a method based on the Programmable Tapped Delay Line (PTDL). All necessary time waveforms are generated on the base of the internal microcontroller oscillator 168 MHz. The proposed 9-bit Class-DB DPWM circuit allows to attain SNR of 110 dB and THD about 0,2% within the audio baseband, at switching frequency of 328.1 kHz, clock frequency of 42 MHz and modulation index M = 0.95. Basic verification of algorithm and circuit operation as well as simulation and preliminary experimental results have been performed.
    Źródło:
    Science, Technology and Innovation; 2017, 1, 1; 1-10
    2544-9125
    Pojawia się w:
    Science, Technology and Innovation
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Low voltage, high-speed four-quadrant cmos transconductance multiplier
    Niskonapięciowy szybki czteroćwiartkowy trans-konduktancyjny układ mnożący w technologii cmos
    Autorzy:
    Jasielski, J.
    Kuta, S.
    Machowski, W.
    Kołodziejski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/389872.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
    Tematy:
    analog VLSI
    four-quadrant multiplier
    CMOS
    analogowe układy VLSI
    czteroćwiartkowy układ mnożący
    technologia CMOS
    Opis:
    The paper presents an analog four-quadrant transconductance multiplier designed in CMOS technology, suitable for low voltage and operating at high-speed. The transconductance multiplier with Gilbert-like architecture uses a cascade of a combination of two linear current dividers implemented by means of the differential pairs to produce a linear dependence between the tail current and the two output currents. To adopt the circuit for low voltage, simple current mirrors have been applied to couple the first- and the second stage of the current dividers cascade. High-speed operation is possible thanks to simple architecture of building blocks using RF CMOS transistors with sufficiently large biasing currents. A complete circuits schematic with input driving peripherials, as well as simulation results of entire multiplier have also been presented.
    W artykule zaprezentowano szybki niskonapięciowy czteroćwiartkowy układ mnożący zaprojektowany w technologii CMOS. Architektura układu oparta jest o strukturę typu Gilberta. W układzie zastosowano kaskadowe połączenie dwóch stopni transkonduktancyjnych zrealizowanych w oparciu o pary różnicowe. Aby układ mógł pracować w zakresie niskich napięć zasilających poszczególne stopnie zostały sprzęgnięte przy pomocy prostych luster prądowych. Duża szybkość działania została osiągnięta dzięki prostej architekturze układu oraz zastosowaniu tranzystorów RF pracujących przy odpowiednio dużych wartościach prądów. W pracy zaprezentowano również wejściowe niskonapięciowe bloki pomocnicze oraz wyniki symulacji kompletnego układu mnożącego.
    Źródło:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 115-124
    1899-0088
    Pojawia się w:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Fast Low Voltage Analog Four-Quadrant Multipliers Based on CMOS Inverters
    Autorzy:
    Machowski, W.
    Kuta, S.
    Jasielski, J.
    Kołodziejski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/226683.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog VLSI
    four-quadrant multiplier
    CMOS circuits
    low voltage circuits
    Opis:
    The paper presents quarter-square analog four-quadrant multipliers, based on proprietary architecture using four CMOS inverters. The most important upgrade on already published own circuit implementation is the use of the same inverter "core" of the circuit with completely redesigned auxiliary and steering blocks. Two variants of new driving peripherals are considered: one with differential pair, the second with CMOS inverters. The proposed circuit solutions are suitable for RF applications in communication systems due to simple architecture comprising building blocks with RF CMOS transistors having sufficiently large biasing currents. Postlayout simulation results done on the basis of 180nm CMOS UMC Foundry Design Kit are also presented.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 4; 381-386
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies