Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "integrated circuit" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Wyrównaj
Wyświetlanie 1-15 z 18
Tytuł:
Fractal geometries in lateral flux capacitor design – experimental results
Fraktale w projektowaniu kondensatorów z poprzeczną pojemnością – wyniki pomiarów
Autorzy:
Kocanda, P.
Kos, A
Gołda, A.
Powiązania:
https://bibliotekanauki.pl/articles/407780.pdf
Data publikacji:
2015
Wydawca:
Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
Tematy:
capacitors
CMOS integrated circuit
fractals
kondensatory
układy scalone CMOS
fraktale
Opis:
Capacitance density is increased when lateral flux structures are used in CMOS technologies compared to classic parallel-palate capacitors. Lateral-flux capacitors where designed based on three different fractal geometries. Capacitors are designed with and without special MMC metal layer available in some CMOS technologies for capacitor design. For theoretical analysis verification a special ASIC has been designed and fabricated in UMC 0.18um technology. Presented result are obtained by measurement of 5 ICs. Some capacitor structures have much higher capacitance density than classic parallel-plates capacitor without MMC layer. Few presented structures have higher capacitance density than parallel-plate capacitor made with MMC layer. Capacitors have small process parameters spread.
W porównaniu do klasycznych kondensatorów z równoległymi okładkami użycie struktur z poprzeczną pojemnością pozwala na zwiększenie gęstości pojemności przy projektowaniu kondensatorów w technologiach CMOS. Kondensatory z poprzeczną pojemnością zostały zaprojektowane na bazie trzech rożnych fraktali. Struktury kondensatorów zostały zaprojektowane z i bez użycia specjalnej warstwy metalu MMC, dostępnej w niektórych technologiach CMOS, do projektowania kondensatorów. Do sprawdzenia teoretycznych rozważań specjalny układ ASIC został zaprojektowany i wykonany w technologii UMC 0.18um. Przedstawione wyniki są efektem pomiarów 5 układów scalonych. Niektóre struktury kondensatorów mają dużo większą gęstość pojemności niż klasyczne kondensatory bez warstwy MMC. Niewiele zaprojektowanych struktur ma większą gęstość pojemności niż kondensatory klasyczne z warstwą MMC. Rozrzut parametrów kondensatorów jest niewielki.
Źródło:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2015, 2; 6-9
2083-0157
2391-6761
Pojawia się w:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Capacitive MEMS accelerometer with open-loop switched-capacitor readout circuit
Autorzy:
Szermer, M.
Amrozik, P.
Zając, P.
Maj, C.
Napieralski, A.
Powiązania:
https://bibliotekanauki.pl/articles/397869.pdf
Data publikacji:
2017
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
MEMS
ASIC
accelerometer
integrated circuit
balance disorders
akcelerometr
układy scalone
zaburzenia równowagi
Opis:
MEMS are one of the fastest developing branch in microelectronics. Many integrated sensors are widely used in smart devices i.e. smartphones, and specialized systems like medical equipment. In the paper we present the main parts of a system for measuring human movement which can be used in human balance disorder diagnosis. We describe our design of capacitive accelerometers and dedicated switched-capacitor readout circuit. Both will be manufactured as separate chips in different technological processes. The principle of operation, schematics and layouts of all parts of the system are presented. Preliminary simulations show that the proposed designs are applicable for the considered medical device.
Źródło:
International Journal of Microelectronics and Computer Science; 2017, 8, 4; 139-145
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza układu odczytu do matrycy detektorów mikrobolometrycznych
Analysis of a readout circuit for a microbolometer focal plane array
Autorzy:
Orżanowski, T.
Madura, H.
Powiada, E.
Pasierbiński, J.
Powiązania:
https://bibliotekanauki.pl/articles/154132.pdf
Data publikacji:
2006
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikrobolometr
scalony układ odczytu
korekcja niejednorodności
microbolometer
readout integrated circuit
non-uniformity correction
Opis:
W artykule opisano budowę i działanie scalonego układu odczytu (ROIC) stosowanego w matrycach mikrobolometrycznych detektorów podczerwieni. Omówiono właściwości pojemnościowego wzmacniacza transimpedancyjnego użytego w układzie ROIC do odczytu sygnału z pojedynczego mikrobolometru w matrycy. Przedstawiono podstawowe parametry monolitycznych matryc mikrobolometrycznych z detektorami z krzemu amorficznego domieszkowanego wodorem. Opisano również metodę dwupunktowej kalibracji stosowaną do korekcji niejednorodności matryc detektorów podczerwieni.
In this paper we describe the structure and the operation of a readout integrated circuit (ROIC) used in microbolometer infrared focal plane arrays (IRFPAs). The properties of a capacitive transimpedance amplifier employed in ROIC to readout a signal from a single microbolometer in FPA are analyzed in detail. The basic parameters of monolithic microbolometer IRFPAs with IR detectors made of hydrogen doped amorphous silicon are presented. The two-point calibration method for a non-uniformity correction (NUC) of IRFPAs is also described.
Źródło:
Pomiary Automatyka Kontrola; 2006, R. 52, nr 9, 9; 16-20
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Linearized settling error calibration for a pipeline A/D converter using non-slewing amplifiers
Autorzy:
Jun, S. - W.
Yasutomi, K.
Itoh, S.
Kawahito, S.
Powiązania:
https://bibliotekanauki.pl/articles/385084.pdf
Data publikacji:
2009
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
CMOS integrated circuit
pipeline A/D converter
non-slewing amplifier
settling error
calibration
Opis:
In this paper a new method of linearized settling error calibration for a pipeline A/D converter is proposed. The pipeline A/D converter employs non-slewing amplifiers for linearizing the settling error. A prototype 15b pipeline A/D converter was fabricated in 0.25 µm process. The calibration is carried out by adjusting gradients and offsets of the linearized settling error. The calibration of the settling error improves the SNDR and SFDR from 68 dB and 74 dB to 72 dB and 88 dB, respectively, at 35MS/s.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 4; 204-206
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modified two fields problem approach in simulation of microstripe PIC elements
Autorzy:
Kula, S.
Powiązania:
https://bibliotekanauki.pl/articles/377155.pdf
Data publikacji:
2013
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
PIC
photonic integrated circuit
two fields problem approach
microstripe
M2FPA method
Opis:
In this paper Modified Two Fields Problem Approach is presented. This method is based on FIT (Finite Integration Technique), on replacement of 3D (three-dimensional) analysis with 2D analysis and on empirical formulas. The starting point to create this method was desire to reduce order models, to decrease computation time and needed computation power. The proposed method is a hybrid method, which essential element is to use new, empirical formulas of p.u.l. (per unit length) capacitance. The method is applied to compute p.u.l. R (resistance), L (inductance), C (capacitance), G (conductance) and propagation quantities like effective dielectric permittivity ɛeff, attenuation α , characteristic impedance Zo of passive IC (integrated circuits) elements working at high frequency. Usefulness and effectiveness of the method was verified through results comparison with commercial software and with 3D FIT method. Comparison was made on example of Microstripe PIC (Photonic Integrated Circuit) structure.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2013, 76; 189-195
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
VHDL-AMS Models for Current Conveyor Based Monolithic Operational Amplifiers
Autorzy:
Pandiev, Ivailo M.
Powiązania:
https://bibliotekanauki.pl/articles/398082.pdf
Data publikacji:
2018
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
analog circuits
CCII
CCCII
CFOA
integrated circuit modelling
VHDL-AMS
circuit simulation
układy analogowe
symulacja obwodowa
Opis:
This paper focuses on analysis and behavioral modeling of second generation positive and negative current conveyors (CCII+s, CCII‒s), as well current-controlled current conveyors (CCCIIs). On the basis of the proposed CCII+ model improved behavioral models for three-terminal and four-termi-nal monolithic CFOAs are created. The models are developed by using VHDL analog and mixed-signal (VHDL-AMS) language and the descriptions are adapted to the SystemVision (version 5.5) simulation program, which is a part of the Mentor Graphics system. The proposed models simulate static and dynamic para-meters for differential and common-mode input signals at room temperature, including the parameters input offsets, accurate input impedances, non-dominant poles at differential input signals, AC common-mode rejection, PSRR effects, output impe-dances, slew rate limiting and terminal voltage/current operating ranges. The modeling parameters are extracted for commercially available four-terminal CFOA AD844A and CCCII OPA860 by analyzing semiconductor data books or through characterization measurements. For the validation process simulation and experi-mental results for sample electronic circuits are given.
Źródło:
International Journal of Microelectronics and Computer Science; 2018, 9, 1; 34-46
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Thin and Rectangular Die Bond Pick-Up Mechanism to Reduce Cracking During the Integrated Circuit Assembly Process
Autorzy:
Rahman, Ahmad R. A.
Nayan, Nazrul Anuar
Powiązania:
https://bibliotekanauki.pl/articles/102963.pdf
Data publikacji:
2020
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
die attachment
miniaturization
integrated circuit
packaging process
mocowanie matrycy
miniaturyzacja
układ scalony
proces pakowania
Opis:
The demand for small, thin, and lightweight electronic devices is increasing. More advanced design and assembly processes of electronic packaging technology have developed to fulfill this need. The critical processes in semiconductor packaging involved in meeting the ever increasing demands of technology include wafer back grinding, dicing, and die attachment. With low die thickness, the risk of die failure, which can cause functional damage, is high. In the die attachment process, the pin ejector causes an impact during the pick and place process. Those effects can result in a micro indentation or micro crack under the die and would be the weak point throughout the entire process. This study designed and evaluated an ejector system for the die attachment process. The proposed method uses a static pole heated inside the cavity for the platform to die before being ejected. Vacuum stabilizes the die suction. Moreover, heat softens the sawing tape and weakens the die adhesion. For die selection during the die attachment process, the results show that the critical die crack problem for a thin and rectangular die is solved using the proposed method. In summary, the packaging of semiconductors has advanced to accommodate the pick-up technology solution in relation to the challenging material needed for the current miniaturization market trend and demand.
Źródło:
Advances in Science and Technology. Research Journal; 2020, 14, 3; 57-64
2299-8624
Pojawia się w:
Advances in Science and Technology. Research Journal
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
New Structure of Test Pattern Generator Stimulating Crosstalks in Bus-type Connections
Autorzy:
Garbolino, T.
Powiązania:
https://bibliotekanauki.pl/articles/226543.pdf
Data publikacji:
2015
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
integrated circuit interconnections
crosstalk
test pattern generator
built-in self-test
system-on-a-chip
Opis:
The paper discloses the idea of a new structure for a Test Pattern Generator (TPG) for detection of crosstalk faults that may happen to bus-type interconnections between built in blocks within a System-on-Chip structure. The new idea is an improvement of the TPG design proposed by the author in one of the previous studies. The TPG circuit is meant to generate test sequences that guarantee detection of all crosstalk faults with the capacitive nature that may occur between individual lines within an interconnecting bus. The study comprises a synthesizable and parameterized model developed for the presented TPG in the VLSI Hardware Description Language (VHDL) with further investigation of properties and features of the offered module. The significant advantages of the proposed TPG structure include less area occupied on a chip and higher operation frequency as compared to other solutions. In addition, the design demonstrates good scalability in terms of both the hardware overhead and the length of the generated test sequence.
Źródło:
International Journal of Electronics and Telecommunications; 2015, 61, 1; 67-75
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Many-Valued Gates for Reducing the Chip-Area of Integrated Circuits
Autorzy:
Novikov, S.
Powiązania:
https://bibliotekanauki.pl/articles/92803.pdf
Data publikacji:
2007
Wydawca:
Uniwersytet Przyrodniczo-Humanistyczny w Siedlcach
Tematy:
programmable logic array
logical synthesis
semi-custom integrated circuit
many valued gate
reducing of chip-area
Opis:
In this paper are proposed new many-valued gates K-PLA, T(2/K) and T(K/2) for a logical synthesis of digital integrated circuits. The semi-custom integrated circuit K-PLA has the architecture of a Programmable Logic Array of a type AND-OR and includes new K-valued valves MAX, MIN and GATE(A,j). A gate T(2/K) ( T(K/2)) is intended for transformation binary (K-valued ) entrance words into K-valued (binary) output words. The method of the logical synthesis with the use K-PLA, T(2/K) and T(K/2) allows to reduce nearly three times the chip-area, which is essential for placing of the circuit’s realization of the system of partial Boolean functions .
Źródło:
Studia Informatica : systems and information technology; 2007, 1(8); 7-17
1731-2264
Pojawia się w:
Studia Informatica : systems and information technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A New Grounded Current Controlled Inductor Based on Simplified Current Conveyors
Autorzy:
M'harzi, Z.
Alami, M.
Temcamani, F.
Powiązania:
https://bibliotekanauki.pl/articles/226248.pdf
Data publikacji:
2017
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
active inductor
band-pass filter
BiCMOS technology
integrated circuit (IC)
second generation current controlled conveyor (CCCII)
Opis:
In this paper, a new active grounded inductor controlled in current is described. This structure is realized using negative second generation current controlled conveyors and a single grounded capacitor, with no external resistance. The proposed circuit offers many advantages, such as: operation at high frequencies, simple circuit, tuning by the bias current, low power dissipation, etc. Comparison between this topology and those presented in literature is done to highlight the benefits of our structure. As an application, a bandpass filter based on the proposed active inductance is constructed to confirm the usability of the circuit and illustrate these performances. The filter center frequency and quality factor can be tuned independently. Simulation results, given under PSPICE software, present good agreement with the theoretical ones.
Źródło:
International Journal of Electronics and Telecommunications; 2017, 63, 2; 227-232
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowy synchroniczny układ ASIC, jako detektor promieniowania neutronowego
Synchronous digital ASIC as a neutron radiation detector
Autorzy:
Romiński, A.
Makowski, D.
Napieralski, A.
Powiązania:
https://bibliotekanauki.pl/articles/154535.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
błędy pojedyncze SEU
rejestr przesuwny
układ scalony ASIC
single event upset
register
Application Specific Integrated Circuit (ASIC)
Opis:
Artykuł przedstawia projekt selektywnego detektora promieniowania neutronowego, zbudowanego z wykorzystaniem układu cyfrowego wrażliwego na odwracalne błędy pojedyncze SEU (ang. Single Event Upset). Dla zwiększenia wrażliwości struktury rejestru na występowanie odwracalnych błędów SEU opracowano szereg metod, zaprezentowanych w artykule. Przedstawiono też symulacje określające warunki poprawnej pracy oraz parametry układu, które zgodnie z zapewnieniem dostawcy technologii powinien spełniać.
The paper deals with neutron radiation detector design. The neutron detector was designed with application of sensitive to reversible Single Event Upsets (SEUs) digital circuit. The detector bases on a modified shift register (see Fig. 3), using dual supply voltage.. The paper presents a number of methods that were developed to enhance sensitivity of the detector to reversible SEUs. There are discussed physical phenomena that influence the technological fabrication process and topology of the integrated circuit. There are given some exemplary parameters of the designed register (input capacitance, clock-to-output delay) for the internal flip-flops, the pre-layout, as well as the post-layout (with extracted parasitic components) simulations, with visible (e.g. approx. 2-3 times) difference between the ideal (pre-layout) and real (post-layout) design. The simulation tests and the final layout (see Fig. 4) were prepared using CADENCE IC environment in 6.1.4 version, as a process design kit for chosen ITE CMOS technology. The general research background and realisation perspective (selected foundry run) are shown in the conclusion paragraph. Also the perspectives for a future testbench circuit in real and factual radiation environment are briefly described.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 652-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A control unit for a pulsed NQR-FFT spectrometer
Moduł sterowania dla impulsowego spektrometru NQR-FFT
Autorzy:
Samila, A.
Khandozhko, A.
Hryhorchak, I.
Politans’kyy, L.
Kazemirskiy, T.
Powiązania:
https://bibliotekanauki.pl/articles/408227.pdf
Data publikacji:
2015
Wydawca:
Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
Tematy:
radiospectrometer
NQR
syntax modeling
logical structures
simulation
integrated circuit
control unit
CPLD
radiospektrometr
struktury logiczne
symulacje
moduł sterowania
Opis:
This paper describes the development of functional and algorithmic methods to automate pulsed NQR-FFT radiospectrometer. Module controlling this device is based on a programmable logic device (PLD). The objective of this work is to develop a control unit for operational control and setting all required parameters portable NQR radiospectrometer. Radiospectrometer control module is designed as a block structure, which includes the main board, LCD, controls and ports IO. The sample unit tested in complex with frequency synthesizer and NQR radiospectrometer pulse sequences shaper. The test results showed the device matching its functionality to all regulations that apply to this class of relaxation and pulsed resonance spectroscopy equipment.
W artykule opracowano funkcjonalne i algorytmiczne metody automatyzacji spektrometru NQR z szybką transformatą Fouriera do kontroli operacyjnej i nastawiania wszystkich koniecznych jego parametrów. Podstawą modułu sterowania spektrometrem jest układ PLD. Urządzenie jest wykonane w postaci struktury blokowej, która zawiera: płytę główną, wyświetlacz LCD, kontroler i porty wejścia-wyjścia. Przeprowadzono testy modułu w połączeniu z syntezatorem częstotliwości i układem formowania impulsówsekwencji radiospektrometru NQR. Wyniki testów pokazały, że funkcjonalne możliwości moduł odpowiadają wymaganiom, które są stawiane urządzeniom spektroskopii relaksacyjnej i impulsowo-rezonansowej.
Źródło:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2015, 4; 55-58
2083-0157
2391-6761
Pojawia się w:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realization of logic integrated circuits in VeSTIC process - design, fabrication, and characterization
Autorzy:
Domański, Krzysztof
Głuszko, Grzegorz
Sierakowski, Andrzej
Tomaszewski, Daniel
Szmigiel, Dariusz
Powiązania:
https://bibliotekanauki.pl/articles/397763.pdf
Data publikacji:
2018
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
VeSTIC
VeSFET
logic cell
logic integrated circuit
ring oscillator
parasitic element
oscillation frequency
compact modeling
komórka logiczna
logiczny układ scalony
generator pierścieniowy
częstotliwość oscylacji
kompaktowe modelowanie
Opis:
A design and manufacturing of test structures for characterization of logic integrated circuits in a VeSTIC process developed in ITE, are described. Two variants of the VeSTIC processs have been described. A role and sources of the process variability have been discussed. The VeSFET I-V characteristics, the logic cell static characteristics, and waveforms of the 53-stage ring oscillator are presented. Basic parameters of the VeSFETs have been determined. The role of the process variability and of the parasitic elements introduced by the conservative circuit design, e.g. wide conductive lines connecting the devices in the circuits, have been discussed. Based on the inverter layout and on the process specification, the parasitic elements of the inverter equivalent circuit have been extracted. The inverter propagation times, the ring oscillator frequency, and their dependence on the supply bias have been determined.
Źródło:
International Journal of Microelectronics and Computer Science; 2018, 9, 3; 123-132
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projekt scalonego wzmacniacza ładunkowego na potrzeby przetwarzania typu Time-over-Threshold
Design of the integrated charge-sensitive amplifier for the Time-over-Threshold based processing
Autorzy:
Kasiński, K.
Szczygieł, R.
Powiązania:
https://bibliotekanauki.pl/articles/157771.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ scalony
technologia CMOS
krzemowy detektor paskowy Time-over-Threshold
wzmacniacz ładunkowy
integrated circuit
CMOS technology
silicon strip detector
Time-over-Threshold
charge sensitive amplifier
CSA
Opis:
Praca przedstawia projekt scalonego wzmacniacza ładunkowego zaprojektowanego dla aplikacji w układzie do odczytu detektorów paskowych w eksperymencie fizyki wysokich energii wykorzystującego przetwarzanie typu Time-over-Threshold. Zastosowane rozwiązania zostały zapożyczone z układów pikselowych. Projekt wykonano dla technologii United Microelectronics Corporation 180 nm. Zaprojektowany wzmacniacz charakteryzuje się niskim poborem mocy, niskimi szumami a także bardzo szerokim zakresem liniowej pracy zachowując swoje właściwości dla obu polarności ładunków wejściowych.
New High Energy Physics experiments require new and better solutions for the detector readout systems. This paper presents the project of the charge sensitive amplifier (CSA) for the silicon strip detector readout chip implementing the Wilkinson-type analog to digital converter (called also Time-over-Threshold processing). This allows to implement the reasonable resolution and speed ADC in each channel while keeping the overall power consumption low. This is due to the fact that the information about the input charge is kept in the CSA output pulse length and can be then easily converted to digital domain. It has been designed for the UMC (United Micro-electronics Corporation) 180nm technology and should fit into 50 Μm pitch channel slot. Some solutions were adapted from the pixel-oriented integrated circuits and are optimized for much higher detec-tor capacitances. Presented charge sensitive amplifier shows very high dynamic range - much higher than required 0-16 fC. The dynamic range is not limited by the dynamic range of the amplifier itself which is a feature of the implemented discharge circuit. The processing chain has an ability to operate for both holes and electrons while keeping the low power consumption (625 ΜW) and low noise (720 e- at 30 pF detector capacitance). The paper presents the simulation-based performance of the circuit.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 9, 9; 1043-1046
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A mixed signal ASIC for detection of acoustic emergency signals in road traffic
Autorzy:
Mielke, M.
Schäfer, A.
Brück, R.
Powiązania:
https://bibliotekanauki.pl/articles/398059.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
automatyczne wykrywanie syren
cyfrowe przetwarzanie sygnałów
system wspomagania kierownicy
zmiksowany sygnał układu scalonego
automatic siren detection
digital signal processing
driver assistance system
mixed signal integrated circuit
Opis:
In larger cities, emergency vehicles of fire services, emergency services, and police are often impeded by other road users. Although the emergency vehicles use visual and acoustic warning signals to become noticeable, they are not always perceived soon by other road users. This can lead to dangerous traffic situations, unacceptable delay for the emergency vehicle, and even accidents with other road users. To address this issue, and raise the awareness, and lower the reaction time of the driver, a driver assistance system was developed which monitors the ambient noise behind the car and informs the driver when an acoustic emergency signal is detected. Special attention was paid to simplicity of the algorithm for easy implementation in an integrated circuit. The circuit is not only applicable in road traffic. It can also form a basis for environmental sound interpretation for the use in assistive listening devices.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 2; 105-111
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 18

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies