Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "LDPC codes" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Algorithms for generation of Ramanujan graphs, other Expanders and related LDPC codes
    Autorzy:
    Polak, M.
    Ustimenko, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/106138.pdf
    Data publikacji:
    2015
    Wydawca:
    Uniwersytet Marii Curie-Skłodowskiej. Wydawnictwo Uniwersytetu Marii Curie-Skłodowskiej
    Tematy:
    Ramanujan graphs
    LDPC codes
    Opis:
    Expander graphs are highly connected sparse finite graphs. The property of being an expander seems significant in many of these mathematical, computational and physical contexts. For practical applications it is very important to construct expander and Ramanujan graphs with given regularity and order. In general, constructions of the best expander graphs with a given regularity and order is no easy task. In this paper we present algorithms for generation of Ramanujan graphs and other expanders. We describe properties of obtained graphs in comparison to previously known results. We present a method to obtain a new examples of irregular LDPC codes based on described graphs and we briefly describe properties of this codes.
    Źródło:
    Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica; 2015, 15, 2; 14-21
    1732-1360
    2083-3628
    Pojawia się w:
    Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    LDPC codes based on algebraic graphs
    Autorzy:
    Polak, M.
    Ustimenko, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/106289.pdf
    Data publikacji:
    2012
    Wydawca:
    Uniwersytet Marii Curie-Skłodowskiej. Wydawnictwo Uniwersytetu Marii Curie-Skłodowskiej
    Tematy:
    algebraic graph
    LDPC codes
    MAP decoder
    Opis:
    In this paper we investigate correcting properties of LDPC codes obtained from families of algebraic graphs. The graphs considered in this article come from the infinite incidence structure. We describe how to construct these codes, choose the parameters and present several simulations, done by using the MAP decoder. We describe how error correcting properties are dependent on the graph structure. We compare our results with the currently used codes, obtained by Guinand and Lodge [1] from the family of graphs D(k; q), which were constructed by Ustimenko and Lazebnik [2].
    Źródło:
    Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica; 2012, 12, 3; 107-119
    1732-1360
    2083-3628
    Pojawia się w:
    Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pipeline processing in low-density parity-check codes hardware decoder
    Autorzy:
    Sułek, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/202316.pdf
    Data publikacji:
    2011
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    channel coding
    LDPC codes
    iterative decoding
    decoder implementation
    pipelined processing
    Opis:
    Low-Density Parity-Check (LDPC) codes are one of the best known error correcting coding methods. This article concerns the hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The decoder has been implemented in a form of synthesizable VHDL description. To achieve high clock frequency of the decoder hardware implementation – and in consequence high data-throughput, a large number of pipeline registers has been used in the processing chain. However, the registers increase the processing path delay, since the number of clock cycles required for data propagating is increased. Thus in general the idle cycles must be introduced between decoding subiterations. In this paper we study the conditions for necessity of idle cycles and provide a method for calculation the exact number of required idle cycles on the basis of parity check matrix of the code. Then we propose a parity check matrix optimization method to minimize the total number of required idle cycles and hence, maximize the decoder throughput. The proposed matrix optimization by sorting rows and columns does not change the code properties. Results, presented in the paper, show that the decoder throughput can be significantly increased with the proposed optimization method.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2011, 59, 2; 149-155
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Konfigurowalny dekoder kodów LDPC implementowany w układzie FPGA
    Configurable LDPC decoder implemented in FPGA device
    Autorzy:
    Sułek, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/151906.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kody blokowe
    kodowanie kanałowe
    kody LDPC
    dekodowanie iteracyjne
    dekoder LDPC
    block codes
    channel coding
    LDPC codes
    iterative decoding
    LDPC decoder
    Opis:
    Kody LDPC są jednymi z najlepszych znanych klas kodów nadmiarowych, służących do korekcji błędów w kanale telekomunikacyjnym. W niniejszej pracy zaprezentowano opisany w języku VHDL konfigurowalny dekoder podklasy kodów LDPC zorientowanych na efektywną sprzętową implementację. Możliwe jest dostosowanie dekodera dla dowolnego kodu LDPC ze zdefiniowanej podklasy, jak również konfiguracja pewnych parametrów dekodera decydujących o jego własnościach strukturalnych oraz własnościach korekcyjnych systemu. W artykule przedstawiono możliwości konfiguracji dekodera oraz wyniki implementacji: zasoby strukturalne oraz przepustowość dla kilku wybranych kodów.
    The group of Low-Density Parity-Check (LDPC) codes is one of the best known error correcting coding methods that are capable of achieving very low bit error rates at code rates approaching Shannon's channel capacity limit. The article concerns the configurable decoder for a subclass of LDPC codes that are implementation oriented. The decoder has a form of synthesizable VHDL description. It can be adjusted for decoding any code from defined subclass, called Architecture Aware LDPC (AA-LDPC). Configuration of some decoder parameters (message calculating algorithm, message wordlength) is possible as well. These parameters affect decoder structural properties and on the other hand - error correcting performance of the coding system. A number of modifications in the VHDL source code are required to adjust the decoder to the particular AA-LDPC code. These modifications can be made automatically by a software that has been created using Matlab tool. The user needs only to specify the parity check matrix that has architecture-aware structure as well as to specify other parameters of the decoder, such as: message wordlength, maximum number of iteration, the number of computing units (SISO) and the SISO message update (sub-optimal) algorithm. Based on these parameters, automatic generation of synthesizable VHDL description can be performed by the software tool that has been created. The decoder is implemented with the Xilinx VirtexII FPGA device. The simulation environment, making use of the hardware decoder is a base of the platform for fast simulation of the developed LDPC coding systems performance. In this paper we present mainly the decoder reconfiguration methods. Implementation results: structural resources and decoder throughput for a couple of different codes are presented as well.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 606-608
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wpływ adaptacyjnego doboru wielkości przeplotu i parametrów kodu na jakość transmisji w kanale UKF
    Influence of adaptive estimation of interleaver parameters and coding redundancy on transmission quality in VHF channel
    Autorzy:
    Jackowski, S.
    Urban, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/210384.pdf
    Data publikacji:
    2009
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    łączność bezprzewodowa
    kanał radiowy UKF
    przeplot
    kody LDPC
    wireless communication
    VHF channel
    interleaver
    LDPC codes
    Opis:
    W artykule omówiono zagadnienie związane z wpływem przeplotu na rozkład błędów i efektywność kodów korekcyjnych podczas transmisji danych w kanale radiowym UKF. W tym celu wykorzystano kompleksową metodę poprawy jakości transmisji obejmującą bieżącą analizę kanału oraz adaptacyjny dobór wielkości tablicy przeplotu i parametrów kodu korekcyjnego. Do badań symulacyjnych wykorzystano kody LDPC (Low Density Parity Check), które należą do grupy najefektywniejszych kodów i zapewniają bardzo dobre wyniki korekcji błędów dla kanałów o błędach rozproszonych. Uzyskane rezultaty porównano z analogicznymi wynikami otrzymanymi dla rozwiązania firmowego zaimplementowanego w wykorzystywanych w radiostacjach z rodziny PR4G (typu RRC 9200 i RRC 9500), opartego na kodach RS i BCH.
    The problem of interleaver influence on error distributions and effectiveness of error correcting coding during data transmission via VHF channels was discussed in the article. A special method based on analysis of current channel state, adaptive estimation of interleaver parameters and coding redundancy was proposed. LDPC (Low Density Parity Check) codes were applied in research and computer simulation. These codes are considered as the most effective for memoryless channels in which dispersed errors occur. Final simulation results were used to compare with measurement results obtained for PR4G radio (type RRC 9200 and RRC 9500) based on RS and BCH codes.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2009, 58, 2; 201-215
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sieć Banyana w implementacji sprzętowej dekodera LDPC
    Banyan switch in FPGA implementation of LDPC decoder
    Autorzy:
    Sułek, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/156652.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kody kanałowe
    kody LDPC
    dekoder iteracyjny
    sieć połączeń
    sieć Banyana
    error-correcting codes
    LDPC codes
    iterative decoder
    interconnection networks
    Banyan networks
    Opis:
    Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.
    Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 36-38
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    WiMAX Cell Level Simulation Platform Based on ns-2 and DSP Integration
    Autorzy:
    Flizikowski, A.
    Kozik, R.
    Gierszal, H.
    Przybyszewski, M.
    Hołubowicz, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/226960.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FEC codes
    nb-LDPC
    DSP
    integrated platform
    ns-2
    Opis:
    The WiMAX (Worldwide Interoperability for Microwave Access) system based on the IEEE 802.16 family of standards is a promising technology for last-mile access. Both IEEE 802.16 and 3GPP-LTE systems candidate for becoming the 4G network of choice. The need to evaluate multiple performance enhancing techniques like MIMO, OFDM(A), novel channel coding schemes like non-binary LDPC codes, together with development of standards like IEEE 802.21, that aims at enabling handover and interoperability between heterogeneous network types, make rapid prototyping-based simulations an important issue. This paper presents a novel approach to 4G-oriented simulation environment that integrates popular network simulator (ns-2) and a Digital Signal Processing (DSP) to enable comprehensive link layer and cell level simulations. Proposed simulation environment is intended as an evaluation platform for assessing QoS/QoE and Connection Admission Control (CAC) algorithms designed for WiMAX systems. Moreover we study ways to improve simulation time (with focus on AWGN channel simulation) by using CUDA parallel processing technology for NVIDIA graphic cards.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 2; 169-176
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Robust Audio Watermarks in Frequency Domain
    Autorzy:
    Dymarski, P.
    Markiewicz, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/308461.pdf
    Data publikacji:
    2014
    Wydawca:
    Instytut Łączności - Państwowy Instytut Badawczy
    Tematy:
    annotation watermarking
    audio watermarking
    digital signature
    dirty paper codes
    LDPC
    Opis:
    In this paper an audio watermarking technique is presented, using log-spectrum, dirty paper codes and LDPC for watermark embedding. This technique may be used as a digital communication channel, transmitting data at about 40 b/s. It may be also applied for hiding a digital signature, e.g., for copyright protection purposes. Robustness of the watermarks against audio signal compression, resampling and transmitting through an acoustic channel is tested.
    Źródło:
    Journal of Telecommunications and Information Technology; 2014, 2; 12-21
    1509-4553
    1899-8852
    Pojawia się w:
    Journal of Telecommunications and Information Technology
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies