Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "synteza logiczna" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 27
Tytuł:
Synteza układów kombinacyjnych na jednym uniwersalnym układzie PAL z wykorzystaniem montażowego łączenia wyjść
Synthesis of combinatorial logic on single PAL device using wired-or method of PAL outputs joining
Autorzy:
Solov'ev, V.
Klimowicz, A.
Powiązania:
https://bibliotekanauki.pl/articles/341115.pdf
Data publikacji:
2002
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
synteza logiczna
układy kombinacyjne
logic synthesis
combinatorial logic
Opis:
W artykule został opisany algorytm syntezy układów kombinacyjnych z łączeniem montażowym wyjść, dopuszczający użycie tylko jednego uniwersalnego układu PAL, a także jego modyfikacje pozwalające zastosować ten algorytm do syntezy na jednym "klasycznym" układzie PAL oraz do syntezy na jednym bloku funkcjonalnym złożonego układu programowalnego. Algorytm wykorzystuje właściwości architektury współczesnych uniwersalnych układów PAL, takie jak różna liczba linii iloczynów podłączona do jednej makrokomórki i możliwość wyboru polaryzacji sygnału wyjściowego. Określono też warunki realizacji systemu funkcji boolowskich przy pomocy tego algorytmu. Wyniki działania algorytmu porównano z innymi znanymi metodami oraz z wynikami uzyskanymi za pomocą systemu MAX+Plus II.
This article contains a description of an algorithm of synthesis of combinatorial logic schemes, which uses wired-OR method of joining outputs, limited to use only one universal PAL device and some modifications, which allow to use this algorithm to synthesis on single "classic" PAL device and one functional block of complex programmable device. This algorithm uses features of modern universal PAL devices, such as different number of terms connected to single macrocell and possibility of selection of output signal polarity. Conditions allowing to realize boolean function system using this algorithm are described. Work results are compared
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2002, Z.1; 219-233
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL
Application of BDD in Logic Synthesis for PAL-based Devices
Autorzy:
Milik, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/155584.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
BDD
PAL
PLD
synteza logiczna
dekompozycja
logic synthesis
decomposition
Opis:
W artykule przedstawiono zastosowanie diagramów BDD w procesie syntezy dla układów typu PAL. Diagramy BDD wykorzystywane są w procesie dekompozycji funkcji w celu szybkiego wyszukania możliwych do implementacji w pojedynczej komórce PAL podukładów.
The paper presents the BDD based method of function decomposition for PAL-based devices. A BDD diagram is successfully used for function mapping for LUT based FPGAs [3]. In opposite to LUT-based circuits PAL-based devices are limited in number of products while number of inputs to the block is large (Fig. 1). Before decomposition procedure can be applied, function variables are ordered. Decomposition procedure searches BDD tree for suitable decomposition starting from variables with the largest index (just above terminals 0 and 1). When satisfying function is found its subtree is substituted by node that belong to newly created variable (Fig. 3 a,b,c,d). Procedure is applied iteratively until root node is reached. Decomposition procedure efficiency is proofed with use of ISCAS LG89 benchmarks. Obtained implementation results are compared to classical approach in Tab. 1.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 118-120
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza odwracalnych układów logicznych oparta na sieciach Closa
Clos switching network based reversible circuit synthesis
Autorzy:
Szyprowski, M.
Powiązania:
https://bibliotekanauki.pl/articles/154679.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
synteza logiczna
reversible logic circuits
logic synthesis
Opis:
W pracy zaprezentowany jest efektywny obliczeniowo algorytm syntezy układów odwracalnych oparty na komutacji połączeń w sieci przełączającej Closa. Zaproponowano heurystyki, które zmniejszają koszt generowanych układów. Dla układów o 3 wejściach i wyjściach podstawowa wersja algorytmu generuje układy o średnim koszcie równym 131,1% kosztu układu optymalnego, zaś pokazane heurystyki zmniejszają go do 113,7%.
Synthesis of reversible Boolean functions (i.e. bijective mappings) is an emerging research area, mainly motivated by advances in quantum computing, nanotechnologies and low power design. The paper describes a computationally efficient reversible circuit synthesis algorithm. The presented synthesis algorithm decomposes the permutation realized by a reversible function into simpler permutations, which can be then directly mapped to reversible gates. The decomposition is based on the combinatorial theorems used by the Clos switching networks. In the paper analysis of the algorithm computational complexity is performed as well as some new heuristic modifications are proposed. These heuristics decrease the cost of generated circuits and reduce the required computation time. For all 3-input, 3-output reversible functions, the basic algorithm generates circuits that are 131.1% larger than the optimal one, while the introduced heuristics reduce it to 113.7%.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 735-738
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR
Logic synthesis dedicated for CPLDs with XOR gates
Autorzy:
Kania, D.
Grabiec, W.
Powiązania:
https://bibliotekanauki.pl/articles/155710.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Opis:
W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego ideą przewodnią jest wykorzystanie elementu XOR występującego w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest problem poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy
This paper presents conception of logical synthesis for CPLDs. Proposed solution bases on column decomposition. The main idea of presented logic synthesis is based on utilization of XOR gates in CPLDs. In proposed conception of logic synthesis we seek of the complement column patterns in partition matrix. This is main idea for utilization XOR gates in PAL-based logical blocks.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 54-56
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
Autorzy:
Deniziak, S.
Wiśniewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156214.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja funkcji symbolicznych
FPGA
synteza logiczna
functional decomposition
logic synthesis
Opis:
W pracy przedstawiona jest metoda symbolicznej dekompozycji funkcji z wielowartościowymi wejściami. Poprzez zastosowanie funkcjonalnej dekompozycji symbolicznej, proces kodowania binarnego wartości wejść jest zintegrowany z dekompozycją. Algorytmy optymalizacji stosowane w metodzie mają na celu minimalizację kosztu implementacji funkcji w układach FPGA. Wyniki wykonanych eksperymentów wykazują dużą efektywność opracowanej metody, dla większości benchmarków uzyskano znacznie lepsze wyniki niż w dotychczas stosowanych metodach.
In this paper a method for decomposition of functions with multi-valued inputs is presented. Decomposition is performed simultaneously with encoding of symbolic values. In this way an impact of input encoding on decomposition efficiency is taken into consideration during optimization. The goal of our method is to find encoding that maximally simplifies functional decomposition. Input encoding is built in balanced decomposing strategy based on parallel end serial functional decompositions. Experimental results showed that the presented method significantly reduces the cost of FPGA implementations for most evaluated benchmarks.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 489-492
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja zespołu funkcji wykorzystująca elementy XOR
Decomposition of a multi-output function based on utilization of XOR gates
Autorzy:
Kania, D.
Grabiec, W.
Powiązania:
https://bibliotekanauki.pl/articles/156220.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Opis:
W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL, zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method, which enables implementation of the multi-output Boolean function by the means of the PAL-based logic blocks, containing a definite number of terms and XOR gates.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 502-504
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR
Logic synthesis on PAL-based CPLDs using XOR-gates
Autorzy:
Kania, D.
Grabiec, W.
Powiązania:
https://bibliotekanauki.pl/articles/209616.pdf
Data publikacji:
2007
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Opis:
W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego główną ideą jest wykorzystanie elementu XOR znajdującego się w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest zagadnienie poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy XOR. W procesie poszukiwania dopełnień wzorców wykorzystano oryginalną metodę kolorowania wierzchołków grafu niezgodności i dopełnień kolumn.
This paper presents a conception of logical synthesis for CPLDs. Proposed solution bases on bases on column decomposition. The main idea of the presented logic synthesis is bases on utilization of XOR gates in CPLDs. In the proposed conception of logic synthesis we seek the complement column patterns in a partition matrix. This is a main idea for utilization of PAL-based logical blocks.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2007, 56, 3; 229-241
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
Autorzy:
Kania, D.
Grabiec, W.
Powiązania:
https://bibliotekanauki.pl/articles/209465.pdf
Data publikacji:
2009
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Opis:
W artykule przedstawiono koncepcję syntezy logicznej przeznaczonej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method enabling implementation of the multi-output Boolean function by the means of the PAL-based logic blocks containing a definite number of terms and XOR gates.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2009, 58, 3; 379-387
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
The XOR oriented logic synthesis
Autorzy:
Ławrocki, Ł.
Czerwiński, R.
Powiązania:
https://bibliotekanauki.pl/articles/153989.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
CPLD
PAL
XOR
synteza logiczna
dekompozycja
logic synthesis
decomposition
Opis:
W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 636-638
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie wspólnego modelu automatów Mealy'ego i Moore'a do realizacji układów sekwencyjnych w układach programowalnych
Application of the common model of Mealy and Moore finite state machines to realization of sequential circuits on programmable logic devices
Autorzy:
Klimowicz, A.
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/156545.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automaty skończone
synteza logiczna
CPLD/FPGA
finite state machines
logic synthesis
Opis:
W pracy opisano syntezę automatów skończonych na bazie programowalnych układów logicznych (PLD). Cechą szczególną metody jest zastosowanie wartości zmiennych wyjściowych w charakterze części kodu stanów wewnętrznych automatu. W celu rozwiązania zadania został zastosowany wspólny model automatów Mealy'ego i Moore'a, przy czym automat nie podlega żadnym przekształceniom związanym ze zwiększeniem liczby stanów wewnętrznych i liczby przejść. W pracy opisano też metodę syntezy wspólnego modelu automatów skończonych klas AC.
This paper describes the problem of synthesis of finite automata on programmable logic devices. A special feature of the method is the application of the values of output variables as a code or the part of a code of internal states of finite automata. In order to solve the problem, a common model of Mealy [4] and Moore [5] machines is used. The main difference of this approach in relation to known methods [1-3, 6, 7, 9] is that the finite state machine does not undergo any transformation associated with a increase in the number of internal states and the number of transitions of a finite automaton. In this paper three models of finite state machines are considered (classes: A, B and C). They are applied to realization of a FSM on programmable logic. The paper presents the necessary conditions for the possibility of using the values of output variables as a code of internal states of a finite automaton. In the paper there is described the method for synthesis of a common model for the finite state machine of AC class. The idea of the proposed approach is to find such sets of the values of output variables which are formed at all transitions from the corresponding states and satisfy the conditions of realization. It also aims at doing a special coding of the internal states, where the sets of values of the output variables are used as a part of the code of the internal states. There are given possible directions for future research in the area of synthesis of new structural models of finite state machines.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 653-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść
The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graphs Nodes
Autorzy:
Kubica, M.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/156944.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
synteza logiczna
graf wyjść
układ CPLD
logic synthesis
graph's nodes
CPLD structure
Opis:
W artykule przedstawiono metodę implementacji zespołu funkcji prowadzącą do ograniczenia liczby wykorzystywanych bloków PAL. Istota metody tkwi w dopasowaniu opisu zespołu funkcji do charakterystycznej cechy każdego układu CPLD, jaką jest liczba iloczynów pojedynczego bloku PAL. Metoda wykorzystuje graf wyjść w zmodyfikowanej postaci, zawierający informacje na temat stopnia wykorzystania iloczynów w strukturze PAL. Wyniki eksperymentów wskazują, że wykorzystanie zmodyfikowanego grafu wyjść w procesie syntezy prowadzi do efektywniejszego wykorzystania zasobów struktury CPLD, w stosunku do metod implementacji opartych na klasycznym grafie wyjść.
The article is concerned with the implementation method of the multi-output Boolean function that leads to the limitation of the number of the PAL (Programmable Array Logic) logic blocks used. The essence of this technique is to match the description of a multi-output function to the distinctive feature of an each CPLD (Complex Programmable Logic Device) structure which is the number of terms of a single PAL block. This distinctive feature of a PAL block is best illustrated in the form of a picture (see Fig. 1) in which the number of terms is marked as k. Apart from that, the main purpose of the method is to apply a modified graph of outputs to present the degree to which terms were used in a given PAL block. In this article, the authors also present the operations of pasting and splitting in a modified graph of outputs thanks to which the degree of the terms used can be significantly improved. The process is presented in the form of three pictures (see Fig. 5, Fig. 6, Fig. 7). The experimental results show that the usage of a modified graph of outputs in the synthesis process enables to use the CPLD structure in a much more effective way (see Tab. 1) than in the case of the implementation method which is based on a classical graph of outputs. In the penultimate chapter proper conclusions were drawn on the experiment basis. The article ends with a bibliography list which presents all the works used by the authors while writing.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 737-740
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Koszt implementacji w strukturach CPLD i FPGA jako kryterium wyboru stanów przy minimalizacji automatu skończonego
Cost of implementation in CPLD and FPGA structures as the criterion of state selection for minimization of finite state machines
Autorzy:
Klimowicz, A.
Powiązania:
https://bibliotekanauki.pl/articles/154809.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automaty skończone
synteza logiczna
minimalizacja
CPLD
finite state machines
logic synthesis
minimization
Opis:
W pracy opisano heurystyczną metodę minimalizacji automatów skończonych, która pozwala na etapie minimalizacji stanów uwzględniać parametry bazy technologicznej oraz metodę kodowania stanów. Opisano kryteria minimalizacji liczby stanów ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do jednej makrokomórki i liczba elementarnych koniunkcji w opisie SOP (Sum of Products) funkcji logicznej oraz FPGA, gdzie głównym parametrem jest liczba wejść elementu logicznego i liczba argumentów realizowanej funkcji logicznej. Przedstawiono także wyniki badań opracowanych algorytmów i porównanie ich z innymi metodami minimalizacji stanów.
In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account the parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of FSM in CPLD and FPGA structures. The method is based on operation of merging two states. In addition to reducing internal states this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then from the set there is selected the pair of states which best matches the criteria of minimizing. The paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD. The main parameter influencing the implementation is a number of terms connected to one macrocell and FPGA structures, where the main parameter is the number of LUT inputs and the number of logic function arguments. The results of implementation of the minimized FSMs in programmable devices showed that the proposed method allowed building FSMs at lower cost and higher speed than STAMINA program for CPLD and FPGA devices.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 480-482
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Minimalizacja automatów skończonych z uwzględnieniem ich kosztu realizacji w układach programowalnych o strukturze CPLD
Minimization of finite state machines taking into account the cost of realization in CPLD devices
Autorzy:
Klimowicz, A.
Powiązania:
https://bibliotekanauki.pl/articles/155171.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automaty skończone
synteza logiczna
minimalizacja
CPLD
finite state machines
logic synthesis
minimization
Opis:
W pracy opisano heurystyczną metodę minimalizacji nie w pełni określonych automatów skończonych, która pozwala już na etapie minimalizacji stanów wewnętrznych uwzględniać parametry bazy technologicznej, metodę kodowania stanów oraz optymalizować koszt realizacji automatu w strukturze programowalnej. Opisano kryteria minimalizacji liczby stanów automatu ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do makrokomórki. Dodatkowym efektem działania metody jest minimalizacja liczby przejść automatu.
In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of an FSM in the CPLD structure. The method is based on an operation of merging two states. In addition to reducing internal states, this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then the pair of states which best matches the criteria of minimizing is selected from the set. Two FSM states can be merged if they are equivalent. FSM behavior does not change after the states are merged, if the transition conditions from these states that lead to different states are orthogonal. If there are transi-tions from the states that lead to the same states, the transition conditions for such transitions should be equal. Moreover, the output vectors generated in these states should not be orthogonal. It should be noted that wait states can be formed at the merging of FSM states. This paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD structure, where the main parameter influencing the implementation is a number of terms connected to one macrocell.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 760-762
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metody konstrukcji optymalnych układów odwracalnych
Techniques for constructing optimal reversible circuits
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156489.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits
Opis:
Dopiero w 2010 roku, po całej dekadzie badań, opracowano pierwszą metodę syntezy optymalnych układów odwracalnych dla dowolnych funkcji czterech zmiennych. Układy te budowane były ze standardowej biblioteki bramek odwracalnych NCT, mających wyłącznie tzw. pozytywne sterowanie. W pracy opisujemy wyniki naszych rozszerzeń tej metody na przypadek minimalizowania kosztu kwantowego dla układów o zadanej liczbie bramek, a także na układy budowane z bramek NCT o mieszanym sterowaniu (tzn. zarówno o pozytywnym, jak i negatywnym).
computation (i.e. bijective mapping). This emerging research area has applications in many new areas of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Synthesis of optimal reversible circuits is a very hard problem even for small input/output circuits. In 2010 a method for construction of 4-input/output optimal circuits was developed for circuits constructed using reversible gates from NCT library [5]. In the paper we present a summary of the results of our extensions to this method. We have developed an approach for minimization of quantum cost of the 4-input/output circuits [7]. Our computational experiments have been conducted for two sets of reversible gates: a standard NCT library and extended mixed-polarity NCT library, which consists of gates with both positive and negative control lines. Using our tools we have found circuits for the known reversible benchmarks which have lower quantum cost than any of the best known implementations so far. Based on the data of our experiments we have made a statistical comparison of the optimal circuits built from standard NCT and libraries.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 647-649
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowe reguły przesuwania bramek w układach odwracalnych
New rules for moving gates in reversible circuits
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/151150.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits
Opis:
Jedną z możliwości redukcji układów odwracalnych daje przesuwanie bramek. W pracy zaproponowano nowe reguły takich przesunięć dla układów budowanych ze standardowej biblioteki bramek odwracalnych NCT. Umożliwiają one eliminację bramek o dużej liczbie wejść/wyjść, które mają największy tzw. koszt kwantowy. Opracowane przez nas reguły mogą być stosowane dla dowolnej liczby wejść układu. Umożliwia to projektowanie układów odwracalnych o zredukowanym koszcie kwantowym. Podane przez nas przykłady pokazują, że oszczędności w porównaniu z układami publikowanymi w literaturze mogą być znaczne.
Synthesis of reversible logic circuits is the most intensively studied topic of the research area called reversible computation (circuits are reversible if they represent bijective mappings). This new research area has applications in many fields of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Some reversible circuit synthesis algorithms generate circuits in which majority of gates have large or even maximal size (i.e. equal to the number of inputs/outputs. However, quantum cost of multi-control generalized Toffoli gates is very high. In this paper it is shown how to reduce the quantum cost of circuits by eliminating most of large gates or even all of them. Namely, a new subset of moving rules useful for reducing the quantum cost is presented. Using this subset, it is possible to reduce the number of maximal-size gates to zero for even functions, and to one for odd functions, according to the known theorem. In the paper substantial savings in the quantum cost are presented for designs taken from recent publications.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 787-789
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 27

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies