- Tytuł:
-
Koncepcja implementacji w układzie FPGA dekodowania VLC dla potrzeb sprzętowej dekompresji w standardzie cyfrowego wideo DV
Concept design of FPGA-based VLC decoder implementation for the hardware decoding system compliant with DV standard - Autorzy:
- Cichoń, S.
- Powiązania:
- https://bibliotekanauki.pl/articles/154772.pdf
- Data publikacji:
- 2010
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
kodowanie entropijne
kompresja wewnątrz-ramkowa
architektura potokowa
entropy coding
intraframe coding
pipeline architecture - Opis:
-
Kodowanie VLC (ang. Variable Length Coding) jest odmianą kodowania entropijnego. W różnych odmianach występuje ono w wielu standardach kompresji wideo. W niniejszej publikacji opisany zostanie algorytm kodowania VLC stosowany w kompresji DV, oraz następujący po nim etap formowania skompresowanego segmentu wizji. Zaproponowana zostanie koncepcja implementacji dekodera VLC w układzie reprogramowalnym, realizująca wszystkie trzy etapy, z uwzględnieniem aspektów wykorzystania w sprzętowym dekoderze.
VLC coding (Variable Length Coding) is one of entropy type coding. With different modifications it is used in many video compression standards of both moving and still images, e.g. JPEG, MPEG-2, DV (IEC 61834). In the paper the VLC coding algorithm used in DV as well as a consecutive compressed video data forming phase together with the macroblock compressed area built in this process are described in details. This phase is performed in three stages, each on different data granularity, which generates some constraints with regard to FPGA implementation. In the paper there are presented experimental results which show that stages 2 and 3 have an influence on the higher overall quality of the decompression. The previous works [3][4] were focused on the first, or on the first and second decoding stage. There is described the concept design of VLC decoder implementation in a reprogrammable chip, realising all three stages in compliance with the IEC-61834 standard when taking into account reusing it in a hardware DV decoder as a processing element in the pipeline architecture. - Źródło:
-
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 755-757
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł