Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Wielgosz, M." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 26
Tytuł:
Analiza symulowanych manewrów antykolizyjnych dla określenia spodziewanego działania nawigatora morskiego
Analysis of simulated anti-collision maneuvers for determining the expected performance of marine navigator
Autorzy:
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/312403.pdf
Data publikacji:
2016
Wydawca:
Instytut Naukowo-Wydawniczy "SPATIUM"
Tematy:
nawigator morski
badania symulacyjne
manewry antykolizyjne statków
laboratorium systemów ECDIS
marine navigation
simulation studies
maneuvers collision of ships
laboratory systems ECDIS
Opis:
W artykule dokonano analizy wyników badań symulacyjnych nad manewrami antykolizyjnymi statków. Dane rejestrowano podczas symulacji prowadzonych w laboratorium systemów ECDIS z udziałem ekspertów - nawigatorów morskich. Przeanalizowano sposób ich wykonywania w celu identyfikacji najbardziej spodziewanego sposobu ich przeprowadzenia a następnie powiązania ich z odpowiednim profilem bezpieczeństwa nawigatora morskiego. Analizowano manewry zmiany kursu, prędkości i łączne zmiany obu parametrów ruchu statku. Przedstawiono założenia i przebieg badań symulacyjnych, oceniono wyniki i możliwość ich wykorzystania w dalszych pracach nad oceną profilu bezpieczeństwa oficerów nawigacyjnych na statkach. Przedstawiono wyniki w poszczególnych symulowanych scenariuszach, wybrane analizy cząstkowe oraz sformułowano wnioski.
The article analyses the results of simulation research on anti-collision maneuvers of ships. The data was recorded during the simulation research conducted in the laboratory of ECDIS systems with the participation of experts – marine navigators. The main purpose was identification of the most expected way that navigators perform them, and then link them with appropriate safety profile of the marine navigator. Paper presents guidelines and course of the simulation tests, results and the possibility of their use in further work on the evaluation of the safety profile of navigational officers. The results in different simulated scenarios and selected partial analysis are presented. Conclusions are drawn.
Źródło:
Autobusy : technika, eksploatacja, systemy transportowe; 2016, 17, 12; 503-508
1509-5878
2450-7725
Pojawia się w:
Autobusy : technika, eksploatacja, systemy transportowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Efektywna domena statku na akwenie ograniczonym i jej zastosowanie w systemach statkowych
Effective ship domain in restricted area and its use in ship systems
Autorzy:
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/253937.pdf
Data publikacji:
2015
Wydawca:
Instytut Naukowo-Wydawniczy TTS
Tematy:
domena efektywna
statek
akwen ograniczony
ECDIS
effective domain
ship
restricted area
Opis:
W artykule przedstawiono wyniki badań nad domeną efektywną statku na akwenie ograniczonym. Badania prowadzono dla statków określonych wielkości. Dane zbierano z rejestrowanych zapisów symulacji prowadzonych w laboratorium systemów ECDIS. Analizowano kształt i wielkość domeny statków określonej wielkości i prędkości. Dokonano porównania domen bezwzględnych i względnych w celu ustalenia wzajemnych zależności oraz wpływu wielkości i prędkości jednostek na kształt i wielkość domeny. Przedstawiono wyniki w poszczególnych fazach badań, wybrane wyniki końcowe oraz sformułowano wnioski.
This paper presents the research results on effective ship domain in restricted area. The research was conducted for the vessels of different sizes and speed relations. The data has been collected from the records of predefined scenarios performed in ECDIS simulator. The influence of ship length and speed on size and shape of its domain were analyzed. Absolute and relative domains were compared. The intermediate and summary results were presented and conclusions were drawn.
Źródło:
TTS Technika Transportu Szynowego; 2015, 12; 1635-1642, CD
1232-3829
2543-5728
Pojawia się w:
TTS Technika Transportu Szynowego
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza procesu decyzyjnegp SAR DSS na przykładzie statku na mieliźnie
Analysis of SAR DSS decision-making process on the example of ship aground
Autorzy:
Małyszko, M.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/312009.pdf
Data publikacji:
2016
Wydawca:
Instytut Naukowo-Wydawniczy "SPATIUM"
Tematy:
proces decyzyjny
SAR
DSS
system wspomagania decyzji
ratownictwo morskie
bezpieczeństwo na morzu
poszukiwanie i ratownictwo na morzu
decision process
decision support system
sea rescue
safety at sea
search and rescue at sea
Opis:
W artykule autorzy zaprezentowali podstawowe elementy procesu decyzyjnego w statkowym systemie wspomagania decyzji w akcjach poszukiwawczo-ratowniczych na morzu. Jako przykład akcji SAR wybrano statek na mieliźnie i związane z tym podstawowe procedury zaliczane do działań poawaryjnych na morskich statkach handlowych i pasażerskich. Przedstawiono schematy blokowe analizy podstawowych danych na wejściu oraz rozbudowane schematy wybranych decyzji i działań poawaryjnych. Ze względu na złożoność procesów, prezentowane w artykule schematy ograniczono do bloków procedur, a szczegółowe algorytmy zaimplementowane zostaną w budowanym systemie. Problem przeprowadzania skutecznych akcji na morzu jest istotny w punktu widzenia procesu logistycznego w transporcie morskim.
In this paper the authors presented the basic elements of decision-making in the ship's decision support system in search and rescue operations at sea. As an example of SAR action a ship aground was chosen and associated basic procedures included in the emergency procedures on passenger and merchant ships. Block diagrams analysing basic data input and complex patterns of selected decisions and emergency procedures were presented. Due to the complexity of processes, the article is limited to the block diagrams of procedures, and the detailed algorithms are implemented in the currently built system. Problem of performing effective action at sea is important in point of view of the logistics process in maritime transport
Źródło:
Autobusy : technika, eksploatacja, systemy transportowe; 2016, 17, 4; 33-38
1509-5878
2450-7725
Pojawia się w:
Autobusy : technika, eksploatacja, systemy transportowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie metody drzew decyzyjnych w systemie wspomagania decyzji kapitana statku w sytuacjach awaryjnych
Implementation of the decision trees method in the decision support system for master in ship’s emergency situations
Autorzy:
Małyszko, M.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/314164.pdf
Data publikacji:
2016
Wydawca:
Instytut Naukowo-Wydawniczy "SPATIUM"
Tematy:
drzewa decyzyjne
ratownictwo morskie
analiza komputerowa
decision trees
maritime rescue
computer analysis
Opis:
Artykuł jest kontynuacją serii publikacji dotyczących opracowywanego systemu wspomagania decyzji w ratownictwie morskim. W artykule zbadano możliwość zastosowania aplikacji komputerowej wykorzystującą metodę drzew decyzyjnych podczas analizy sytuacji statku będącego w niebezpieczeństwie. Badania przeprowadzono dla przypadku statku na mieliźnie. W pracy scharakteryzowano metodę, wykonano wstępne założenia do algorytmu postępowania, zdefiniowano atrybuty i warianty zdarzeń. Zbudowano model, który został przetestowany w aplikacji komputerowej. Wyniki analizy przedstawiono w postaci grafu oraz danych liczbowych zinterpretowanych dla badanego przypadku. We wnioskach ujęto przydatność wykorzystanej aplikacji komputerowej oraz możliwość jej dalszego zastosowania także w innych operacjach poszukiwawczo – ratowniczych na morzu.
The article is continuation of publication series on decision support system for maritime rescue currently being developed. The article examines the possibility of using a computer application that implements the method of decision tree analysis for ship in distress situations. The research has been conducted for ship aground case. The study characterizes the method, initial assumptions for the algorithm, defines attributes and variants events. Created model has been tested in a computer application. The results of the analysis are presented in the form of graph and numerical data interpreted for researched case. The proposals included the usefulness of described computer application and the possibility of its further use in other types of search and rescue operations at sea.
Źródło:
Autobusy : technika, eksploatacja, systemy transportowe; 2016, 17, 12; 318-323
1509-5878
2450-7725
Pojawia się w:
Autobusy : technika, eksploatacja, systemy transportowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja oraz porównanie algorytmów tekstowych w środowiskach przetwarzania równoległego na przykładzie procesorów wielordzeniowych i kart graficznych
Multicore and GPGPU implementation of chosen text algorithms
Autorzy:
Pietroń, M.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155953.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
algorytmy tekstowe
GPGPU
obliczenia równoległe
text mining
text algorithms
parallel computing
Opis:
Artykuł przedstawia implementację algorytmów tekstowych w wybranych platformach przetwarzania równoległego. Dostępność procesorów wielordzeniowych oraz kart graficznych ogólnego przeznaczenia sprawia, iż badania nad równoległą implementacją algorytmów w celu ich akceleracji nabierają coraz większego znaczenia. Algorytmy tekstowe są niezwykle istotnym i często niezbędnym elementem zaawansowanych algorytmów analizy tekstu oraz są także składowymi funkcji wyszukiwania wzorców w tekście wielu języków programowania. W pracy dokonano analizy najpopularniejszych algorytmów tekstowych oraz dokonano ich analizy pod kątem ich zrównoleglenia w celu ich implementacji w procesorze wielordzeniowym oraz karcie graficznej ogólnego przeznaczenia. Analizowanymi algorytmami są: boyer-moore, algorytm naiwny oraz algorytm knuth-morris-pratt. Następnie dokonano porównania efektywności ich realizacji na wymienionych platformach sprzętowych.
This paper presents implementation of text algorithms in multicore CPU and GPGPU. The text algorithms are very common algorithms used in text analysis process and they are a part of functions used for text patterns recognition. The library functions for text searching implemented in many languages very often use most popular text-algorithms. The paper describes the analysis of these algorithms for parallel implementations in multicore processors and general purpose graphic cards. The research work presented in this paper shows that text algorithms can be partially parallelized. The process of acceleration can be done by appropriate dividing the input text between parallel threads (data parallelism). The comparative studies were performed for the following algorithms: boyer-moore (horspool) , naive and knuth-morris-pratt algorithm. The presented results show the efficiency of these algorithms in the case of different type and size of patterns. In the case of GPU the implementation was made in the CUDA framework. The OpenMP library was used for a multicore version.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 301-304
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Akceleracja obliczeń zmiennoprzecinkowych na platformie RASC
Accelerating calculations on the RASC platform
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154331.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
HPRC (High Performance Reconfigurable Computing)
elementary functions
exponential function
Opis:
W artykule zostały zaprezentowane wyniki testów przeprowadzonych w celu określenia maksymalnej szybkości wykonywania operacji zmiennoprzecinkowych na platformie rekonfigurowanej RASC. Zaimplementowano różne dostępne tryby konfiguracji jednostki Host oraz RASC w celu wyłonienia najbardziej efektywnego pod względem wydajności trybu pracy jednostki obliczeniowej. Uzyskane wyniki pomiarów ujawniały, że kombinacja Direct I/O oraz DMA zapewnia najwyższą przepustowość pomiędzy węzłami Host i RASC. Niemniej jednak dla niektórych aplikacji tryb multi-buffering może okazać się bardziej odpowiedni, ze względu na możliwość jednoczesnego przesyłania danych i wykonywania operacji. Funkcja exp() w standardzie zmiennoprzecinkowym o podwójnej precyzji została wykorzystana jako przykładowa aplikacja, która pozwoliła oszacowanie możliwej do uzyskania akceleracji obliczeń na platformie RASC.
This paper presents results of the tests performed to determine high speed calculations capabilities of the SGI RASC platform. Different data transfer modes and memory management approaches were examined to choose the most effective combination of the Host and RASC memory adjustments. That work may be regarded as a case study of the contemporary FPGA -based accelerator which, however, can characterize the whole branch of the devices. The paper is strongly focused on the floating point calculations potential of the FPGA accelerator. The RASC algorithm execution procedure, from the processor perspective, is composed of several functions which reserve resources, queue commands and perform other preparation steps. It is noteworthy (Fig. 3) that the time consumed by the functions remains roughly the same, independent of the algorithm being executed. The resource reservation procedure, once conducted, allows many executions of the algorithm -that amounts to huge time savings, since the procedure takes approximately 7.5 ms, which is roughly 99 % of the overall execution time of the algorithm. Rasclib algorithm commit and rasclib algorithm wait calls are considered to be the key (Fig. 3) part of the RASC software execution routine. The first one activates the FPGA between these two commands is the transfer and algorithm execution time. All curves (Fig. 4) reflect overall processing time of the same amount of data, but differ in size of the single data chunk which varies from 1024x64 bit = 8 kB to 1048576x64 bit = 8 MB. It has been observed that for the bigger chunk much better results are achieved in terms of the effective execution time. However, above 1 MB a decrease of the effective execution time seems to indicate saturation, therefore sending data in bigger portions may not improve the performance of the system so much. The most effective execution time of single exp() function for SRAM buffering mode is 12 ns, so 9,5 ns is transport overhead due to bus delays. The theoretical calculation time of single exp() function (data transfer is not taken into account) is 2,5 ns because two exp() are implemented on the RASC and clocked at 200 Mhz. The obtained measurement results show that Direct I/O mode together with DMA transfer provides the highest data throughput between the Host and RASC slice. Nevertheless, for some application multi-buffering can appear to be more suitable in terms of concurrent data transfer capabilities and FPGA algorithm execution. As a hardware acceleration example, there is considered an exponential function which allows estimating maximum achievable data processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 485-487
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł obliczający funkcję eksponenty implementowanej w układach FPGA
FPGA Implementation of Exponent Function
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155683.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
HPC
exp()
FPGA
Opis:
Niniejszy artykuł prezentuje implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512x64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksy-macje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 27-29
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie systemu AIS do selekcji i doboru jednostek nieratowniczych do akcji SAR
Using the AIS system to select non-professional rescue units for SAR operations
Autorzy:
Małyszko, M.
Bugajski, G.
Wielgosz, M.
Powiązania:
https://bibliotekanauki.pl/articles/316009.pdf
Data publikacji:
2017
Wydawca:
Instytut Naukowo-Wydawniczy "SPATIUM"
Tematy:
system AIS
system automatycznej identyfikacji statków
akcja poszukiwawczo-ratownicza
jednostki nieratownicze
akcja SAR
AIS system
automatic identification system
search and rescue operations
non-professional rescue units
SAR
Opis:
W artykule autorzy analizują możliwość wykorzystania coraz powszechniej dostępnych danych z systemu AIS do celów planowania, prowadzenia i koordynacji akcji poszukiwawczo ratowniczych na morzu. Właściwy dobór adekwatnej jednostki do specyfiki akcji poszukiwawczo-ratowniczej może w znaczący sposób wpłynąć na jej skuteczność. Opracowana metoda filtracji danych AIS jest pomocna w selekcji jednostek nieratowniczych, które pod względem techniczno-eksploatacyjnym różnią się między sobą i w różnym stopni mogą być przydatne do konkretnej akcji SAR. W artykule omówiono działanie sytemu AIS, format pozyskiwanych danych oraz metodę ich dekodowania. Ponadto scharakteryzowano najważniejsze aspekty związane z selekcją i doborem jednostek nieratowniczych do celów akcji poszukiwawczo-ratowniczych w oparciu o dane AIS.
In this article, the authors analyse the possibility of using AIS data, which are becoming more and more widely available, for the purposes of planning, conducting and coordinating search and rescue operations at sea. The proper selection of an appropriate unit to suit the specifics of an search and rescue operation may significantly affect its effectiveness. Developed method of AIS data filtration is helpful in the selection of rescue units, which are technically and operationally different from each other and can be in different degrees useful for a specific SAR action. The article discusses the operation of the AIS system, the format of the collected data and the method of their decoding. In addition, the most important aspects related to the selection of non-professional rescue units for Search and Rescue operations based on AIS data have been characterized.
Źródło:
Autobusy : technika, eksploatacja, systemy transportowe; 2017, 18, 12; 276-280, CD
1509-5878
2450-7725
Pojawia się w:
Autobusy : technika, eksploatacja, systemy transportowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji
FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152817.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
obliczanie funkcji elementarnych
przyspieszanie obliczeń, układy programowalne
elementary functions computations
computing acceleration
programmable devices
Opis:
W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 126-128
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł wydajnego przetwarzania sygnałów dedykowany dla systemu wbudowanego opartego na układzie FPGA
Dedicated module for digital signal processing and FPGA-based embedded system
Autorzy:
Jamro, E.
Wielgosz, M.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/156517.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
systemy wbudowane
Procedura Liniowej Decymacji (PLD)
embedded systems
Procedure of Linear Decimation (PLD)
Opis:
W niniejszym artykule opisano dedykowany moduł akceleracji obliczeń filtracji FIR (filtrów o skończonej odpowiedzi impulsowej) o nazwie xsp_calc. Moduł ten jest kompatybilny ze środowiskiem EDK (Embedded Development Kit) firmy Xilinx oraz magistralą PLB (Processor Local Bus). Na magistrali PLB niniejszy moduł jest urządzeniem typu master, oraz może wykonywać 8 operacji MACs (dodaj i akumuluj) na takt zegara. Dodatkowo moduł ten może obliczać wartość maksymalną, minimalną, średnią oraz skuteczną sygnału.
In this paper a dedicated module compatible with PLB (Processor Local Bus) and EDK (Embeddded Development Kit) provided by Xilinx is described. This module accelerates FIR (Finite Impulse Response) operations as well as average value and RMS (Root Mean Square) calculations. This module was employed in Programmable Unit for Diagnostics (PUD) [4, 5] and for Procedure of Linear Decimation (PLD) [6, 7]. For PLD the decimation ratio depends on the rotary machinery angular speed, and thus number of FIR filter nodes changes from 20 to 2000. Consequently, no standard FIR filter architecture for FPGA can be efficiently employed. Furthermore, the dedicated module presented in Fig. 2 was designed. This module is a master on PLB bus therefore it can perform input/output data transfer independently of the processor MicroBlaze. The processor just initialize calculation process by writing proper data to the selected control registers. This module can perform up to 8 MACs (Multiply and Acumulate) operations per clock cycle, sufficiently for the presented system and comparable with the computation power of a DSP (Digital Signal Processor). The implementation results presented in Tab. 1 illustrate that the presented module requires roughly twice the resources of the MicroBlaze and can speed up FIR calculation process roughly 20 times in comparison to the MicroBlaze.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 629-631
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmodyfikowane mnożenie o stałej szerokości bitowej
Improved fixed-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/158107.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka komputerowa
filtry cyfrowe
układ mnożący
computer arithmetic
digital filters
multiplier
Opis:
Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.
Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1133-1136
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja funkcji orbitalnej na potrzeby obliczeń kwantowo-chemicznych
Hardware implementation of the atom orbital calculation
Autorzy:
Wielgosz, M.
Jamro, E.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154619.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
High Performance Reconfigurable Computing
quantum chemistry
custom computing
HPC
Opis:
W niniejszym artykule przedstawione zostały wyniki implementacji modułu obliczającego wartość orbitalu atomowego w punkcie. Moduł ten stanowił cześć składową jednostki generującej wartość potencjału korelacyjno-wymiennego, wykorzystywaną w obliczeniach kwantowo-chemicznych. Prezentowana jednostka składa się z potokowych bloków zmiennoprzecinkowych. W pracy zaprezentowano również wyniki akceleracji obliczeń względem procesora ogólnego przeznaczenia Itanium2 1.6 GHz.
The paper presents FPGA acceleration and implementation results of the orbital function calculation employed in quantum-chemistry. The orbital function core is composed of the authors' customized floating-point hardware modules. These modules are scalable from single to double precision, capable of working at frequency ranging from 100 to 200 MHz. Besides hardware implementation, the design process also involved reformulation of the algorithm in order to adapt them to the platform profile. The computational procedure presented in this paper is part of the algorithm for generating exchange-correlation potential, and is also recognized as one of the most computationally intensive routines. This feature justifies the effort devoted to develop its hardware implementation. The precision of floating-point operations becomes a primary concern when dealing with low-level quantum chemistry procedures, thus the authors have taken various measures to optimize them, both in terms of resource consumption and processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 705-707
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mnożenie o stałej szerokości bitowej z zaokrąglaniem
Fixed-width multiplier with rounding
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154742.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka cyfrowa
filtry cyfrowe
układ mnożący
digital arithmetic
digital filters
digital multiplier
Opis:
Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.
The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 769-771
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Optymalizacja kompresji Huffmana pod kątem podziału na bloki
Optimization of Huffman compression employing different block sizes
Autorzy:
Rybak, K.
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154957.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
kompresja danych
kodowanie Huffmana
deflate
data compression
Huffman coding
Opis:
Prezentowane w pracy badania dotyczą bezstratnej kompresji danych opartej o metodę Huffmana i zgodnej ze standardem deflate stosowanym w plikach .zip / .gz. Zaproponowana jest optymalizacja kodera Huffmana polegająca na podziale na bloki, w których stosuje się różne książki kodowe. Wprowadzenie dodatkowego bloku z reguły poprawia stopień kompresji kosztem narzutu spowodowanego koniecznością przesłania dodatkowej książki kodowej. Dlatego w artykule zaproponowano nowy algorytm podziału na bloki.
According to deflate [2] standard (used e.g. in .zip / .gz files), an input file can be divided into different blocks, which are compressed employing different Huffman [1] codewords. Usually the smaller the block size, the better the compression ratio. Nevertheless each block requires additional header (codewords) overhead. Consequently, introduction of a new block is a compromise between pure data compression ratio and headers size. This paper introduces a novel algorithm for block Huffman compression, which compares sub-block data statistics (histograms) based on current sub-block entropy E(x) (1) and entropy-based estimated average word bitlength Emod(x) for which codewords are obtained for the previous sub-block (2). When Emod(x) - E(x) > T (T - a threshold), then a new block is inserted. Otherwise, the current sub-block is merged into the previous block. The typical header size is 50 B, therefore theoretical threshold T for different sub-block sizes S is as in (3) and is given in Tab. 2. Nevertheless, the results presented in Tab. 1 indicate that optimal T should be slightly different - smaller for small sub-block size S and larger for big S. The deflate standard was selected due to its optimal compression size to compression speed ratio [3]. This standard was selected for hardware implementation in FPGA [4, 5, 6, 7].
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 519-521
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 26

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies