Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "FPGA chip" wg kryterium: Temat


Wyświetlanie 1-2 z 2
Tytuł:
Network-on-Multi-Chip (NoMC) with Monitoring and Debugging Support
Autorzy:
Łuczak, A.
Stępniewski, M.
Siast, J.
Domański, M.
Stankiewicz, O.
Kurc, M.
Konieczny, J.
Powiązania:
https://bibliotekanauki.pl/articles/307888.pdf
Data publikacji:
2011
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
debugging
FPGA
multi-chip
video coding
Opis:
This paper summarizes recent research on network-on-multi-chip (NoMC) at Poznań University of Technology. The proposed network architecture supports hierarchical addressing and multicast transition mode. Such an approach provides new debugging functionality hardly attainable in classical hardware testing methodology. A multicast transmission also enables real-time packet monitoring. The introduced features of NoC network allow to elaborate a model of hardware video codec that utilizes distributed processing on many FPGAs. Final performance of the designed network was assessed using a model of AVC coder and multi-FPGA platforms. In such a system, the introduced multicast transmission mode yields overall gain of bandwidth up to 30%. Moreover, synthesis results show that the basic network components designed in Verilog language are suitable and easily synthesizable for FPGA devices.
Źródło:
Journal of Telecommunications and Information Technology; 2011, 3; 81-86
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The use of hierarchical structures for design of high-speed digital comparators on FPGA/SoC
Autorzy:
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/114377.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
comparator
high-speed
hierarchical structures
system on chip
field programmable logic array
FPGA
SoC
Opis:
This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 196-198
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies