Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "sumatory" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-2 z 2
    Tytuł:
    Four-channel multiplexer on surface plasmon polaritons development and research
    Autorzy:
    Nevinskyі, D. V.
    Zakalyk, L. I.
    Lebid, S. Y.
    Korzh, H. I.
    Pavlysh, V. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/115672.pdf
    Data publikacji:
    2016
    Wydawca:
    Fundacja na Rzecz Młodych Naukowców
    Tematy:
    surface plasmon polariton
    splitter
    adder
    model
    lithography
    channel
    multiplexer
    SPP
    rozdzielacz
    sumatory
    litografia
    kanał
    multiplekser
    Opis:
    Simulation of the surface plasmon polariton (SPP) distribution in the 10 μm long four-channel multiplexer is conducted in present paper. The excitation of the SPP was done using the 632.8 nm pulse laser with 50 fs pulse duration. The simulation processes of the SPP propagation in the fourchannel multiplexer were performed for the latter switched as a splitter as an adder. Though the obtained signal strength is low due to ohmic losses and signal reflections in the middle of the waveguide it is possible to registrate it. The detailed procedure of waveguides preparation, analysis and registration of SPP propagation is described in the paper. For the proposed model verification the two-channel 20 μm long splitter was formed by optical projection lithography. Studies have shown that the SPP is distributed throughout the whole structure of the 20 μm long two-channel splitter with a partial extinction due to ohmic losses.
    Źródło:
    Challenges of Modern Technology; 2016, 7, 1; 7-11
    2082-2863
    2353-4419
    Pojawia się w:
    Challenges of Modern Technology
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA
    Stochastic arithmetic circuits and their implementation in FPGAs
    Autorzy:
    Kawalec, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/153979.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    arytmetyka stochastyczna
    sumatory
    subtraktory multiplikatory
    dokładność przetwarzania
    realizacja sprzętowa
    układy FPGA
    stochastic arithmetic
    adders
    subtractors
    multipliers
    conversion accuracy
    hardware implementation
    FPGA devices
    Opis:
    W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.
    The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 627-629
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-2 z 2

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies